JPH02249280A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02249280A JPH02249280A JP7010589A JP7010589A JPH02249280A JP H02249280 A JPH02249280 A JP H02249280A JP 7010589 A JP7010589 A JP 7010589A JP 7010589 A JP7010589 A JP 7010589A JP H02249280 A JPH02249280 A JP H02249280A
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- JP
- Japan
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- silicon
- layer
- region
- gate
- type
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、特に、静電誘導トランジ
スタの構造に関する。
スタの構造に関する。
電圧の増大に対して電流が飽和するバイポーラトランジ
スタや電界効果トランジスタ等の従来の飽和形半導体装
置に加え、近年、電圧と共に電流が増大する初めての不
飽和形半導体装置として、静電誘導トランジスタの開発
が進められている。
スタや電界効果トランジスタ等の従来の飽和形半導体装
置に加え、近年、電圧と共に電流が増大する初めての不
飽和形半導体装置として、静電誘導トランジスタの開発
が進められている。
この静電誘導トランジスタは、出力特性に優れている上
、極めて低い電流値まで増幅係数が一定に保たれる等の
優れた性質を有している。
、極めて低い電流値まで増幅係数が一定に保たれる等の
優れた性質を有している。
このような静電誘導トランジスタは、その１例を第４図
に示すように、ｎ＋ドレイン領域４とｎ−高比抵抗層１
からなるシリコン基板上に所定の間隔でストライブ状の
Ｐ＋シリコン層からなるゲート領域２がｎ−エピタキシ
ャル層１ｅによって埋めこまれ、さらにｎ−エピタキシ
ャル層１ｅ表面にｎ＋２９３２層からなるｎ＋ソース領
域３が形成されてなるもので、各領域にはそれぞれゲー
ト電極５．ソース電極６およびドレイン電極７が形成さ
れている。ここで、高濃度領域であるわ＋ソース領域は
電荷注入層としての役割を果たすものである。
に示すように、ｎ＋ドレイン領域４とｎ−高比抵抗層１
からなるシリコン基板上に所定の間隔でストライブ状の
Ｐ＋シリコン層からなるゲート領域２がｎ−エピタキシ
ャル層１ｅによって埋めこまれ、さらにｎ−エピタキシ
ャル層１ｅ表面にｎ＋２９３２層からなるｎ＋ソース領
域３が形成されてなるもので、各領域にはそれぞれゲー
ト電極５．ソース電極６およびドレイン電極７が形成さ
れている。ここで、高濃度領域であるわ＋ソース領域は
電荷注入層としての役割を果たすものである。
このような静電誘導トランジスタは、例えば第５図（ａ
）ｈ至第５図（ｅ）に示すようにして形成される。
）ｈ至第５図（ｅ）に示すようにして形成される。
まず、第５図（ａ）に示すような、ｎ十型ドレイン層４
とｎ−高比抵抗層１からなるシリコン基板表面に第５図
（ｂ）に示すように酸化シリコン膜８を堆積しフォトリ
ソグラフィ法により拡散窓Ｗを形成し、この拡散窓を介
してｎ−高比抵抗層１内に硼素（Ｂ）などのｐ型不純物
を拡散せしめ、ｐ＋拡散層からなるゲート領域をストラ
イブ状に形成する。
とｎ−高比抵抗層１からなるシリコン基板表面に第５図
（ｂ）に示すように酸化シリコン膜８を堆積しフォトリ
ソグラフィ法により拡散窓Ｗを形成し、この拡散窓を介
してｎ−高比抵抗層１内に硼素（Ｂ）などのｐ型不純物
を拡散せしめ、ｐ＋拡散層からなるゲート領域をストラ
イブ状に形成する。
この後、第５図（Ｃ）に示すように、エピタキシャル成
長法等により、ｎ−型エピタキシャル層１ｅを堆積し、
前記ゲート領域２を埋め込むようにする。
長法等により、ｎ−型エピタキシャル層１ｅを堆積し、
前記ゲート領域２を埋め込むようにする。
そして、第５図（ｄ）に示すように、ｎ−型エピタキシ
ャル層１ｅの表面に、ｎ型不純物を熱拡散あるいはイオ
ン注入法で添加してｎ土層３からなるｎ＋ソース領域を
形成する。
ャル層１ｅの表面に、ｎ型不純物を熱拡散あるいはイオ
ン注入法で添加してｎ土層３からなるｎ＋ソース領域を
形成する。
こののち、第２図（ｅ）に示すように、マスク（図示せ
ず）を介して電極取り出しのためのエツチングを行い、
最後にアルミニウムなどの金属薄膜を蒸着後フォトリソ
法によりバターニングし、ゲート領域１．ｎ＋ソース領
域３およびｎ＋ドレイン領域４に、それぞれアルミニウ
ム層からなるゲート電極５．ソース電極６およびドレイ
ン電極７を形成して、静電誘導トランジスタが完成する
。
ず）を介して電極取り出しのためのエツチングを行い、
最後にアルミニウムなどの金属薄膜を蒸着後フォトリソ
法によりバターニングし、ゲート領域１．ｎ＋ソース領
域３およびｎ＋ドレイン領域４に、それぞれアルミニウ
ム層からなるゲート電極５．ソース電極６およびドレイ
ン電極７を形成して、静電誘導トランジスタが完成する
。
ところで、ノーマリオン型の静電誘導トランジスタは、
高速スイッチング性を有するが、高耐圧化のためにはｎ
−高比抵抗層１を厚く形成しなければならず、ｎ−高比
抵抗層１を厚く形成するとＯＮ電圧が高くなってしまう
という問題がある。
高速スイッチング性を有するが、高耐圧化のためにはｎ
−高比抵抗層１を厚く形成しなければならず、ｎ−高比
抵抗層１を厚く形成するとＯＮ電圧が高くなってしまう
という問題がある。
一方、バイポーラモードの静電誘導トランジスタはＯＮ
電圧は小さいが、高耐圧化のためにｎ−高比抵抗層１を
厚くすると電流増幅率が小さくなり、スイッチング速度
が低下する。
電圧は小さいが、高耐圧化のためにｎ−高比抵抗層１を
厚くすると電流増幅率が小さくなり、スイッチング速度
が低下する。
このように、バイポーラモードの静電誘導トランジスタ
では、高耐圧化をはかろうとすると、電流増幅率および
高速スイッチング性が低下し、両方の条件を備えたもの
を得るのは極めて困難であった。
では、高耐圧化をはかろうとすると、電流増幅率および
高速スイッチング性が低下し、両方の条件を備えたもの
を得るのは極めて困難であった。
ところで、このようなバイポーラモードの静電誘導トラ
ンジスタにおける電流増幅率の低下はゲートからソース
への正孔の注入すなわち再結合電流の増大に起因するも
のと思われる。
ンジスタにおける電流増幅率の低下はゲートからソース
への正孔の注入すなわち再結合電流の増大に起因するも
のと思われる。
本発明は、前記実情に鑑みてなされたもので、ゲートか
らソースへの正孔の注入を抑制し、電流増幅率を向上さ
せ、高速スイッチング性を有する静電誘導トランジスタ
を提供することを目的とする。
らソースへの正孔の注入を抑制し、電流増幅率を向上さ
せ、高速スイッチング性を有する静電誘導トランジスタ
を提供することを目的とする。
そこで本発明の静電誘導トランジスタでは、ドレイン領
域およびゲート領域をシリコンで構成すると共に、高濃
度のソース領域を、ガリウムヒ素ＧａＡｓ、ガリウムリ
ンＧａＰ 、マイクロクリスタルシリコンμ−８１，マ
イクロクリスタルシリコンカーバイドμｍ５ＩＣ、アモ
ルファスシリコンシリコンａ−９１等のシリコンよりも
バンドギャップの広い材料で構成するようにしている。
域およびゲート領域をシリコンで構成すると共に、高濃
度のソース領域を、ガリウムヒ素ＧａＡｓ、ガリウムリ
ンＧａＰ 、マイクロクリスタルシリコンμ−８１，マ
イクロクリスタルシリコンカーバイドμｍ５ＩＣ、アモ
ルファスシリコンシリコンａ−９１等のシリコンよりも
バンドギャップの広い材料で構成するようにしている。
上記構成によれば、ソース領域を、ガリウムヒ素ＧａＡ
ｓ等のシリコンよりもバンドギャップの広い材料で構成
するようにしているため、第３図にエネルギーバンド図
を示すように、高濃度ソース領域からゲート領域への電
子の注入効率が促進され、−力価電子帯では両者のレベ
ルの差ΔＥｖによりこれが障壁となってナローバンドギ
ャップのゲートからワイドバンドギャップの高濃度ソー
ス領域への正孔の注入は抑制されるため再結合電流は低
減され、電流増幅率は向上することになる。
ｓ等のシリコンよりもバンドギャップの広い材料で構成
するようにしているため、第３図にエネルギーバンド図
を示すように、高濃度ソース領域からゲート領域への電
子の注入効率が促進され、−力価電子帯では両者のレベ
ルの差ΔＥｖによりこれが障壁となってナローバンドギ
ャップのゲートからワイドバンドギャップの高濃度ソー
ス領域への正孔の注入は抑制されるため再結合電流は低
減され、電流増幅率は向上することになる。
次に、本発明の実施例の静電誘導トランジスタについて
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
第１図は、本発明実施例の静電誘導トランジスタを示す
図である。
図である。
この静電誘導トランジスタは、第１図に示すように、所
定の間隔でｐ十型シリコン層からなるゲート領域２が埋
め込まれたｎ−型エピタキシャル層１ｅの表面に形成さ
れるｎ＋ソース領域３０をｎ生型マイクロクリスタルシ
リコンμＣ−９ｔ層で構成したことを特徴とするもので
、他部については、従来の静電誘導トランジスタと同様
に形成、される。
定の間隔でｐ十型シリコン層からなるゲート領域２が埋
め込まれたｎ−型エピタキシャル層１ｅの表面に形成さ
れるｎ＋ソース領域３０をｎ生型マイクロクリスタルシ
リコンμＣ−９ｔ層で構成したことを特徴とするもので
、他部については、従来の静電誘導トランジスタと同様
に形成、される。
すなわち、ｎ−高比抵抗層１の裏面にはｎ中型シリコン
からなるｎ＋ドレイン領域４が形成されており、ゲート
領域２．ソース領域３０およびｎ＋ドレイン領域４には
、それぞれアルミニウム層からなるゲート電極５．ソー
ス電極６およびドレイン電極７が形成されている。
からなるｎ＋ドレイン領域４が形成されており、ゲート
領域２．ソース領域３０およびｎ＋ドレイン領域４には
、それぞれアルミニウム層からなるゲート電極５．ソー
ス電極６およびドレイン電極７が形成されている。
次に、この静電誘導トランジスタの製造方法について説
明する。
明する。
第２図（ａ）乃至第２図（ｅ）は、本発明の第１の実施
例の静電誘導トランジスタの製造工程を示す図である。
例の静電誘導トランジスタの製造工程を示す図である。
まず、第５図（ａ）に示すようなｎ ＋ドレイン領域４
と、不純物濃度１０１３乃至１０１５／ｃＩＩ＋３のｎ
−高比抵抗層１からなるシリコン基板表面に、第２図（
ｂ）に示すように酸化シリコン膜８を堆積しフォトリソ
グラフィ法により拡散窓Ｗを形成し、この拡散窓を介し
てｎ−高比抵抗層１内に硼素（Ｂ）などのｐ型不純物を
拡散せしめ、不純物濃度１０１９／（至）３のｐ中波散
層からなるゲート領域をストライブ状に形成する。
と、不純物濃度１０１３乃至１０１５／ｃＩＩ＋３のｎ
−高比抵抗層１からなるシリコン基板表面に、第２図（
ｂ）に示すように酸化シリコン膜８を堆積しフォトリソ
グラフィ法により拡散窓Ｗを形成し、この拡散窓を介し
てｎ−高比抵抗層１内に硼素（Ｂ）などのｐ型不純物を
拡散せしめ、不純物濃度１０１９／（至）３のｐ中波散
層からなるゲート領域をストライブ状に形成する。
この後、第２図（ｃ）に示すように、気相成長法あるい
は熱分解法により、不純物濃度１０１３乃至１０１５／
ｃｌ！＋３のｎ−型エピタキシャル層１ｅを堆積し、前
記ゲート領域２を埋め込むようにする。
は熱分解法により、不純物濃度１０１３乃至１０１５／
ｃｌ！＋３のｎ−型エピタキシャル層１ｅを堆積し、前
記ゲート領域２を埋め込むようにする。
そして、第２図（ｄ）に示すように、シラン５ＬＨ４，
水素Ｈ２およびフォスフインＰＨ３の混合ガスを原料ガ
スとしたプラズマＣＶＤ法によりｎ十型マイクロクリス
タルシリコン層３０を堆積する。この時の成膜条件は、
基板温度２００℃。
水素Ｈ２およびフォスフインＰＨ３の混合ガスを原料ガ
スとしたプラズマＣＶＤ法によりｎ十型マイクロクリス
タルシリコン層３０を堆積する。この時の成膜条件は、
基板温度２００℃。
ガス圧力０．０５Ｔｏｒｒ、 Ｓ ｉ Ｈ４／Ｈ２の
流量比０．０２、ＰＨ３／Ｓ ｉＨ４の流量比０．０１
．ＲＦバ’７−０．３１／ｃシとした。
流量比０．０２、ＰＨ３／Ｓ ｉＨ４の流量比０．０１
．ＲＦバ’７−０．３１／ｃシとした。
こののち、第２図（ｅ）に示すように、マスク（図示せ
ず）を介して電極取り出しのためのエツチングを行い、
最後にアルミニウムなどの金属薄膜を蒸着後フォトリソ
法によりバターニングし、ゲート領域２．ソース領域３
０およびｎ＋ドレイン領域４に、それぞれアルミニウム
層からなるゲート電極５．ソース電極６およびドレイン
電極７を形成して、静電誘導トランジスタが完成する。
ず）を介して電極取り出しのためのエツチングを行い、
最後にアルミニウムなどの金属薄膜を蒸着後フォトリソ
法によりバターニングし、ゲート領域２．ソース領域３
０およびｎ＋ドレイン領域４に、それぞれアルミニウム
層からなるゲート電極５．ソース電極６およびドレイン
電極７を形成して、静電誘導トランジスタが完成する。
この静電誘導トランジスタでは、ｎ＋ソース領域３０が
ｎ−エピタキシャル層のバンドギャップΔＥＬｇよりも
広いバンドギャップΔＥ２ｇを有するｎ十型マイクロク
リスタルシリコンで構成されているため、第３図にエネ
ルギーバンド図を示すように、ｎ＋ソース領域からｎ−
エピタキシャル層の電子の注入効率が促進され、−万両
者の価電子帯レベルにはΔＥｖの差が生じこれが障壁と
なって、ナローバンドギャップのゲートからワイドバン
ドギャップのｎ＋ソース領域への正孔の注入は抑制され
るため再結合電流は低減され、電流増幅率は向上する。
ｎ−エピタキシャル層のバンドギャップΔＥＬｇよりも
広いバンドギャップΔＥ２ｇを有するｎ十型マイクロク
リスタルシリコンで構成されているため、第３図にエネ
ルギーバンド図を示すように、ｎ＋ソース領域からｎ−
エピタキシャル層の電子の注入効率が促進され、−万両
者の価電子帯レベルにはΔＥｖの差が生じこれが障壁と
なって、ナローバンドギャップのゲートからワイドバン
ドギャップのｎ＋ソース領域への正孔の注入は抑制され
るため再結合電流は低減され、電流増幅率は向上する。
従って、高耐圧を維持しつつ、電流増幅率の高い静電誘
導トランジスタを形成することが可能となる。
導トランジスタを形成することが可能となる。
なお、前記実施例では、高濃度ソース領域としてｎ十型
マイクロクリスタルシリコンを用いるようにしたが、マ
イクロクリスタルシリコンに限定されることなく、ガリ
ウムヒ素ＧａＡｓ、ガリウムリンＧａＰ 、マイクロク
リスタルシリコンμｍＳｌ、マイクロクリスタルシリコ
ンカーバイドμｍ５ＩＣ等、ゲート領域を構成するシリ
コンよりもバンドギャップの広い材料であれば良い。
マイクロクリスタルシリコンを用いるようにしたが、マ
イクロクリスタルシリコンに限定されることなく、ガリ
ウムヒ素ＧａＡｓ、ガリウムリンＧａＰ 、マイクロク
リスタルシリコンμｍＳｌ、マイクロクリスタルシリコ
ンカーバイドμｍ５ＩＣ等、ゲート領域を構成するシリ
コンよりもバンドギャップの広い材料であれば良い。
以上説明してきたように、本発明の静電誘導トランジス
タによれば、ドレイン領域およびゲート領域をシリコン
で構成すると共に、高濃度ソース領域を、ガリウムヒ素
ＧａＡｓ、ガリウムリンＧａＰ 。
タによれば、ドレイン領域およびゲート領域をシリコン
で構成すると共に、高濃度ソース領域を、ガリウムヒ素
ＧａＡｓ、ガリウムリンＧａＰ 。
マイクロクリスタルシリコンμｍＳｌ、マイクロクリス
タルシリコンカーバイドμｍ５ＩＣ、アモルファスシリ
コンシリコンａ−３１等のシリコンよりもバンドギャッ
プの広い材料で構成するようにしているため、電流増幅
率の向上をはかることが可能となる。
タルシリコンカーバイドμｍ５ＩＣ、アモルファスシリ
コンシリコンａ−３１等のシリコンよりもバンドギャッ
プの広い材料で構成するようにしているため、電流増幅
率の向上をはかることが可能となる。
第１図は本発明実施例の静電誘導トランジスタを示す図
、第２図（ａ）乃至第２図（ｅ）は本発明実施例の静電
誘導トランジスタの製造工程図、第３図は同静電誘導ト
ランジスタにおけるエネルギーバンド図、第４図は、静
電誘導トランジスタを示す図、第５図（ａ）乃至第５図
（ｅ）は従来例の静電誘導トランジスタの製造工程図で
ある。 １・・・ｎ−高比抵抗層１．１ｅ・・・ｎ−エピタキシ
ャル層、２・・・ゲート領域、３０・・・ｎ十マイクロ
クリスタルシリコン層（ｎ＋ソース領域）、３・・・ｎ
＋シリコン層（ｎ＋ソース領域）、４・・・ｎ＋シリコ
ン層（ｎ＋ドレイン領域）、５・・・ゲート電極、６・
・・ソース電極、７・・・ドレイン電極。 第１図
、第２図（ａ）乃至第２図（ｅ）は本発明実施例の静電
誘導トランジスタの製造工程図、第３図は同静電誘導ト
ランジスタにおけるエネルギーバンド図、第４図は、静
電誘導トランジスタを示す図、第５図（ａ）乃至第５図
（ｅ）は従来例の静電誘導トランジスタの製造工程図で
ある。 １・・・ｎ−高比抵抗層１．１ｅ・・・ｎ−エピタキシ
ャル層、２・・・ゲート領域、３０・・・ｎ十マイクロ
クリスタルシリコン層（ｎ＋ソース領域）、３・・・ｎ
＋シリコン層（ｎ＋ソース領域）、４・・・ｎ＋シリコ
ン層（ｎ＋ドレイン領域）、５・・・ゲート電極、６・
・・ソース電極、７・・・ドレイン電極。 第１図
Claims (1)
- 【特許請求の範囲】 第１導電型を有するシリコン基板表面に、 所定の間隔で複数個の第２導電型を有する第２の半導体
層からなる埋め込み領域を形成すると共に、前記半導体
基板の表面に第１導電型の第３の半導体層を形成してな
る半導体装置において、 前記第３の半導体層をシリコンよりもバン ドギャップの広い材料で構成したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7010589A JPH02249280A (ja) | 1989-03-22 | 1989-03-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7010589A JPH02249280A (ja) | 1989-03-22 | 1989-03-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249280A true JPH02249280A (ja) | 1990-10-05 |
Family
ID=13421928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7010589A Pending JPH02249280A (ja) | 1989-03-22 | 1989-03-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249280A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58135675A (ja) * | 1982-02-08 | 1983-08-12 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
-
1989
- 1989-03-22 JP JP7010589A patent/JPH02249280A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58135675A (ja) * | 1982-02-08 | 1983-08-12 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
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