JPH02250316A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ９発明の概要 Ｃ０従来技術 り０発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第７図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明は半導体装置、特に絶縁膜に形成された開口部に
埋め込まれた導電材料を介して下側の配線膜あるいは電
極と上側配線膜との間が接続された半導体装置に関する
。

（Ｂ、発明の概要） 本発明は、上記の半導体装置において、絶縁膜上の配線
膜を形成するためのエツチングによる開口部内の導電材
料の侵食を生じにくくするため、 開口部を上窄み状にしたものである。

（Ｃ，従来技術） 半導体基板のソース、ドレイン等拡散層と、配線膜との
接続は、その間の絶縁膜のコンタクトホールに埋め込ん
だアルミニウム、シリコン等の導電材料を介して行われ
る。上下配線膜間の接続も同様にして行われる。そして
、このコンタクトホールあるいはスルーホールに埋め込
んだ金属材料によって拡散層・配線膜間あるいは上下配
線膜間の電気的接続をとる技術の高度化の必要性が高ま
りつつある。

というのは、ＬＳＩ％ＶＬＳ　Ｉの高集積化に伴う半導
体素子の微細化によって種々の問題に直面するが、その
種々の問題をすべて解決する必要があるからである。具
体的には、半導体素子の微細化に伴ってコンタクトホー
ル、スルーホールの径を可能な限り小さくすること、配
線膜を狭くし、更に配線膜の配置ピッチを小さ（するこ
と、コンタクトホール、スルーホールを小さくしてもそ
の内部を導電材料で埋め得ること、導電材料と半導体基
板の拡散層との間で相互シンターが生じてコントクト部
の劣化、高抵抗化が生じないようにすること等が要求さ
れる。そして、これ等の要求に応えることは、スパッタ
リング等によってアルミニウムで埋める孔埋め技術では
不可能になりつつある。

そこで、それに代わって半導体等の露出部上に選択的に
ＣＶＤにより形成したタングステンＷでコンタクトホー
ル、スルーホールを埋める技術が現われた（特開昭６２
−２４３３２４号公報）。

そして、更に、タングステンＷとそれの下地の拡散層等
の半導体との間にＴｉＷあるいはＴｉＷ／Ｔｉ等のバリ
アメタルを介在させて耐マイグレーション性、耐熱性の
向上、コンタクト抵抗の低減を図る技術も進みつつある
。

（Ｄ、発明が解決しようとする問題点）ところで、上述
した選択ＣＶＤにより形成したタングステンＷでホール
を埋めるという技術には、コンタクトホールあるいはス
ルーホールの底部にバリアメタルを形成し、ホール内を
選択ＣＶＤによりタングステンＷで埋め込んだ後、絶縁
膜の表面にそのタングステンＷに接続されるアルミニウ
ム配線膜を形成する場合に大きな問題がある。それは、
絶縁膜表面に全面的に形成したアルミニウム膜をバター
ニングして配線膜を形成するためのエツチングをする際
にホール内のタングステンＷがエツチングガスによって
侵蝕される虞れがあることである。その点について具体
的に説明すると次のとおりである。

コンタクトホール等のホールを形成するためのエツチン
グもアルミニウム配線膜を得るためのエツチングもフォ
トエツチングにより行われ、その両エツチングマスク間
にはある程度のマスク位置ずれが生じる。そして、かか
るマスクずれは、半導体素子の微細化がさほどでなかっ
た従来においては問題とならなかったが、半導体素子の
微細化が進み配線膜からホールの一部が食み出してホー
ル内のタングステンＷがわずかでも露出する虞れが生じ
たので問題となる。というのは、このようにタングステ
ンＷが露出すると、アルミニウム膜に対するエツチング
ガスによりホール内のタングステンＷが侵食され、コン
タクト抵抗が大きくなり、場合によっては断線する可能
性があるからである。

特にアルミニウム配線膜とタングステンＷとの間にバリ
アメタルを介在させることとした場合には断線等が生じ
る可能性が大きい。というのは、バリアメタルが一般に
ＴｉＷあるいはＴｉＷ／Ｔｉからなり、そのエツチング
に用いられるエツチングガスＣＦ、、ＳＦ、あるいはＮ
Ｆ、等のフッ素系ガスのタングステンＷに対するエツチ
ング速度が相当に速いからである。

尤も、アルミニウム膜とバリアメタル膜の双方をアルミ
ニウム膜に対するエツチングガスとしてよく用いられる
ＢＣ１，等塩素系ガスによりエツチングすることが考え
られる。なぜならば、塩素系ガスのタングステン膜に対
するエツチング速度はフッ素系ガスのそれに比較して遅
いからである。しかし、ＣＶＤにより形成されたホール
中のタングステンＷはシリコンを少し含んだポーラスな
膜となっており、塩素系ガスによって全（侵食されない
というわけではない。従って、この方法でもホール内の
タングステンＷがエツチングされることは防止し得ない
のである。

また、上述したマスクずれが生じない場合においても、
ホール内のタングステンがエツチングされる虞れがある
ということは半導体素子の微細化を妨げる要因となり好
ましくない。というのは、通常のフォトリソグラフィ技
術によれば、絶縁膜に形成することのできるホールの最
小径が絶縁膜上に形成することのできる配線膜の最小線
幅よりも稍大きいが配線膜形成のためのエツチングによ
りホール内のタングステンが侵食されるので、配線膜の
線幅はホールの径よりも大きくしなければならない。そ
して、このことは、ホールの径を小さくすることの限界
性が配線膜の形成密度の向上を阻むことを意味しており
、従って、好ましくないと言えるのである。

本発明はこのような問題点を解決すべ（為されたもので
あり、絶縁膜上の配線膜を形成するためのエツチングに
よる開口部内の導電材料の侵蝕を生じにくくすることを
目的とする。

（Ｅ、問題点を解決するための手段） 本発明半導体装置は上記問題点を解決するため、絶縁膜
に形成されたところの導電材料を埋め込まれた開口部が
上窄み状にされてなることを特徴とする。

（Ｆ、作用） 本発明半導体装置によれば、開口部が上窄み状になって
いるので、開口部の絶縁膜上の配線膜と接する部分であ
る上部における径は、リソグラフィによる小径化の限界
を越えて小さくすることができる。従って、多少のマス
クずれが起きても、あるいは配線膜の線幅が狭くても開
口部が配線膜から食み出ないようにすることができ、延
いては配線膜のバターニングのためのエツチングにより
開口部内の導電材料が侵食されるのを防止することがで
きる。

（Ｇ、実施例）［第１図乃至第７図］ 以下、本発明半導体装置を図示実施例に従って詳細に説
明する。

第１図は本発明半導体装置の一つの実施例を示す断面図
である。

図面において、１はシリコン半導体基板、２は該半導体
基板１の表面部に選択的に形成された拡散層、３は半導
体基板１の表面上に形成された二層構造の絶縁膜で、下
層がＳｉＯ＊膜４、上層が例鳥ばＡｓ５ＧあるいはＢＰ
ＳＧからなるリフロー膜５である。

６は絶縁膜３に形成されたコンタクトホールで、下層の
５ｉｎ２膜４の部分、即ち下半部６ａよりも、上層のり
フロー膜５の部分、即ち上半部６ｂの方が径が小さ（さ
れている。即ち、コンタクトホール６は上半部６ｂが窄
んだ形状になっている。７はコンタクトホール６内に埋
め込まれた例えばタングステンＷからなる導電膜、８は
例えばＴｉＷあるいはＴｉＷ／Ｔｉからなるバリアメタ
ル、９は該バリアメタル８を介して絶縁膜３上に形成さ
れた例えばアルミニウムからなる配線膜であり、バリア
メタル８と、コントタクトホール６内の導電膜７を介し
て上記拡散、ｌｌＦ２に電気的に接続されている。

本半導体装置においては、コンタクトホール６の窄まさ
れた上半部６ｂにて配線膜９と導電膜７とがコンタクト
しているので、コンタクトホール６形成用マスクと配線
膜９形成用マスクとの間のマスクずれに対する許容度が
太き（できる。というのは、導電膜７と配線膜９の接す
る部分であるコンタクトホール６上部６ｂが下部６ａよ
りも小さいと配線膜９からコンタクトホール６上部６ｂ
が食み出しにくくなるからである。

また、配線膜９の線幅をコンタクトホール６の下部（６
ａ）における直径よりも狭くすることも可能となるので
、配線膜９の配線密度の向上を図ることもでき得るので
ある。

第２図（Ａ）乃至（Ｃ）は第１図に示した半導体装置の
製造方法を工程順に示す断面図である。

（Ａ）表面部に拡散層２が選択的に形成された半導体基
板１の表面上に５ｉＯａ膜４及びリフロー膜５を形成し
た後、この両膜４．５からなる絶縁膜３に上記拡散層２
の表面を部分的に露出させるコンタクトホール６を形成
する。第２図（Ａ）はコンタクトホール６形成後の状態
を示す。

（Ｂ）次に、同図（Ｂ）に示すようにコンタクトホール
６内にタングステンＷからなる導電膜７を選択ＣＶＤに
より成長させる。尚、成長させる厚さはコンタクトホー
ル６の深さよりも適宜薄くすると良い。というのは、次
の工程（Ｃ）でコンタクトホール６の上部６ｂを窄める
ことにより導電膜７の表面高さが高（なり、略最も孔径
の小さいところに導電膜７表面が位置するようにするこ
とができるからである。

（Ｃ）次に、同図（Ｃ）に示すようにリフロー膜５をリ
フローさせることによりコンタクトホール６の上部６ｂ
を窄ませる。

その後、バリアメタル８及びアルニウム膜９を全面的に
形成し、しかる後膣バリアメタル８及びアルニウム膜９
をレジスト膜をマスクとしてエツチングすることにより
第１図に示すようにコンタクトホール６内の導電膜７を
通じて拡散層２に接続された配線膜９を形成することが
できる。

尚、第１図（Ｃ）に示すようにコンタクトホール６の上
部６ｂを窄めた後、更にタングステンＷの選択ＣＶＤに
より導電膜７を成長させ、その後、バリアメタル８、ア
ルミニウム膜９の形成を行うようにしても良い。

第３図は第１図に示す半導体装置の変形例を示す断面図
である。

本半導体装置はタングステンＷからなる導電膜７と拡散
Ｈ２との界面にも例えばチタンタングステンＴｉＷから
なるバリアメタル１０を設けるようにしたものである。

該バリアメタルｌＯを有すること以外については第１図
の半導体装置とは相違点がない。

第４図は本発明半導体装置の第２の実施例を示す断面図
である。

本実施例は眉間絶縁膜３の上層がＳＯＧ膜１膜上１なり
、コンタクトホール６内のタングステンＷからなる導電
膜７は上半部が略円錐形ないし略半球形で先端が切断さ
れた頭部を有するリベットのような形状になっており、
コンタクトホール６の上端６ｂにおける径は下部６ａに
おける径よりも小さくなっている。そして、導電膜７は
それの頭部の切断面にてバリアメタル８を介してアルミ
ニウム配線膜９と接続されている。

第５図（Ａ）乃至（Ｄ）は第４図に示した半導体装置の
製造方法を工程順に示す断面図である。

（Ａ）拡散層２が表面部に選択的に形成された半導体基
板１の表面上に５ｉｎｓ膜４を形成した後、第５図（Ａ
）に示すように、該膜４にコンタクトホール６を形成す
る。

（Ｂ）次に、コンタクトホール６にタングステンＷから
なる導電膜７をＳｉＯ□膜４の膜厚よりも相当に厚（成
長させる。すると、同図（Ｂ）に示すように導電膜７の
５ｉＯａ膜４よりも上の部分は下の部分の径よりも大き
な径の略半球状になる。

（Ｃ）次に、同図（Ｃ）に示すようにＳＯＧ膜１膜上１
成する。このＳＯＧ膜１膜上１さはその表面が導電膜７
の頂部よりもやや高（なる程度にする。

（Ｄ）次に、ＳＯＧ膜１膜上１ッチバックすることによ
り同図（Ｄ）に示すように導電膜７を露出させる。この
エッチバックはＳＯＧ膜１膜上１電膜７に対するエツチ
ングレートの比が１：１になるエツチング条件で行うと
良い。

その後、バリアメタル８、アルミニウム膜９の形成及び
フォトエツチングにより配線膜９を形成すると第４図に
示す半導体装置を得ることができる。

第６図は本発明半導体装置の第３の実施例を示す断面図
である。

本実施例は絶縁膜３の上層がＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜
１２からなる点と製造方法において第４図の半導体装置
と異なるが、それ以外の点では共通している。

第７図（Ａ）乃至（Ｃ）は第６図に示した半導体装置の
製造方法を工程順に示す断面図である。

（Ａ）半導体基板１の表面上に形成されたＳｉＯ□膜４
にコンタクトホール６を形成し、次いで同図（Ａ）に示
すようにＳ　Ｌ　Ｏｎ膜４の膜厚よりも厚（導電膜７を
成長させ、第６図（Ｂ）に示す状態と同じにする。

ＣＢ）次に、ＣｖＤによりＳ　ｉ　Ｏｍ膜１２を形成し
、その後、同図（Ｂ）に示すようにレジスト膜１３を表
面が平坦になるように形成する。

（Ｃ）次に、レジスト膜１３及びＣＶ　Ｄ　Ｓ　ｉ　Ｏ
ｓ膜１２を導電膜７の先端が露出するまでエッチバック
する。同図（Ｃ）はエッチバック後の状態を示す。

その後、バリアメタル８及びアルミニウム膜９の形成及
びフォトエツチングを行えば第６図に示す半導体装置を
得ることができる。

尚、上記各実施例はトランジスタの電極を成す拡散層と
配線膜を互いに接続したものであったが、多結晶シリコ
ン贋からなる下層配線と例えばアルミニウムからなる上
層配線とを接続するものにも本発明を適用できる。

このように本発明は種々の態様で実施でき、種々のバリ
エーションが考えられる。

（Ｈ，発明の効果） 以上に述べたように、本発明半導体装置は、絶縁膜に形
成されたところの導電材料を埋め込まれた開口部が上窄
み状にされてなることを特徴とするものである。

従って、本発明半導体装置によれば、開口部が上窄み状
になっているので、開口部の絶縁膜上の配線膜と接する
部分である上部における径は、リソグラフィによる小径
化の限界を越えて小さ（することができる。従って、多
少のマスクずれが起きても、あるいは配線膜の線幅が狭
くても開口部が配線膜から食み出ないようにすることが
でき、延いては配線膜のバターニングのためのエツチン
グにより開口部内の導電材料が侵食されるのを防止する
ことができる。

【図面の簡単な説明】

第１図は本発明半導体装置の第１の実施例を示す断面図
、第２図（Ａ）乃至（Ｃ１は第１図に示した半導体装置
の製造方法工程順に示す断面図、第３図は第１図に示し
た半導体装置の変形例を示す断面図、第４図は本発明半
導体装置の第２の実施例を示す断面図、第５図（Ａ）乃
至（Ｄ）は第４図に示した半導体装置の製造方法を工程
順に示す断面図、第６図は本発明半導体装置の第３の実
施例を示す断面図、第７図（Ａ）乃至（Ｃ）は第６図に
示した半導体装置の製造方法を工程順に示す断面図であ
る。 符号の説明 ２・・・電極、３．４．５・・・絶縁膜、６・・・開口
部、７・・・導電材料、 ９・・・配線膜、１１．１２・・・絶縁膜。 出　願　人　　ソニー株式会社 ■！ ω１ 騒 Ｃ５Ｊｎωト■ｎ

Claims (1)

【特許請求の範囲】
1. （１）絶縁膜に形成された開口部に埋め込まれた導電材
   料を介して下側の配線膜あるいは電極と上側配線膜との
   間が接続された半導体装置において、上記開口部が上窄
   み状に形成されなることを特徴とする半導体装置