JPH02250378A - 半導体素子 - Google Patents
半導体素子Info
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- JPH02250378A JPH02250378A JP7064989A JP7064989A JPH02250378A JP H02250378 A JPH02250378 A JP H02250378A JP 7064989 A JP7064989 A JP 7064989A JP 7064989 A JP7064989 A JP 7064989A JP H02250378 A JPH02250378 A JP H02250378A
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- JP
- Japan
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- gate
- gate electrode
- source region
- electrode
- region
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子、特にデュアルゲート型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）に関する。
ランジスタ（ＭＯＳＦＥＴ）に関する。
テレビやＶＴＲ用のチューナ部分には、シリコンを基板
とするＭＯＳＦＥＴが多用されている。
とするＭＯＳＦＥＴが多用されている。
たとえば、株式会社オーム社発行［ナンゴナルテクニカ
ル レボ−） （Ｎａｔｉｏｎａｌ Ｔｅｃｎｉｃａｌ
Ｒｅｐｏｒｔ） Ｊ １９８６年４月号、昭和６１年４
月１８日発行、Ｐ１１〜Ｐ１７には、テレビ、ビデオな
どの電子チューナに通した４極ＭＯ３ＦＥＴ（デュアル
ゲート型ＭＯ３ＦＥＴ）の開発例が記載されている。ま
た、この文献には、櫛形状のゲートが示されている。
ル レボ−） （Ｎａｔｉｏｎａｌ Ｔｅｃｎｉｃａｌ
Ｒｅｐｏｒｔ） Ｊ １９８６年４月号、昭和６１年４
月１８日発行、Ｐ１１〜Ｐ１７には、テレビ、ビデオな
どの電子チューナに通した４極ＭＯ３ＦＥＴ（デュアル
ゲート型ＭＯ３ＦＥＴ）の開発例が記載されている。ま
た、この文献には、櫛形状のゲートが示されている。
テレビチューナの低電圧化、コストダウンの要請の中、
エンハンスメント型のデュアルゲートＭＯ３ＦＥＴは、
チューナ実装時に低電圧動作が可能であることと、配線
構造が簡略であること等の理由によって多用されている
。
エンハンスメント型のデュアルゲートＭＯ３ＦＥＴは、
チューナ実装時に低電圧動作が可能であることと、配線
構造が簡略であること等の理由によって多用されている
。
雑音指数ＮＦを改善するためには、入力容量Ｃ１□を抑
え、相互コンダクタンスｇ、を大きくしなければならな
い、その手段としては、第１ゲート電極のゲート長Ｌａ
＋を細くする方法が考えられるが、バンチスルーなどに
よりある程度の限界がある。
え、相互コンダクタンスｇ、を大きくしなければならな
い、その手段としては、第１ゲート電極のゲート長Ｌａ
＋を細くする方法が考えられるが、バンチスルーなどに
よりある程度の限界がある。
デュアルゲート型ＭＯＳＦＥＴの雑音指数ＮＦは、入力
容量Ｃｉｔｓと、第１ゲートおよび第２ゲート側の相互
コンダクタンスｇ＊ｔ＋ ｇｅｔに大きく依存してい
る。
容量Ｃｉｔｓと、第１ゲートおよび第２ゲート側の相互
コンダクタンスｇ＊ｔ＋ ｇｅｔに大きく依存してい
る。
一方、従来のデュアルゲー）ＭＯＳＦＥＴは、第３図に
示されるように、第１ゲート電極（ａｔ）ｌと第２ゲー
ト電極（Ｇ富）２は、ソース領域３とドレイン領域４と
の間で並行するように形成されているのが一般的である
。このため、第１ゲート電極Ｇ１のゲート幅ＷＧ＋と、
第２ゲート電極Ｇ！のゲート幅Ｗ。は略等しくなる（
Ｗ ｓ ＋ 夕Ｗ ａ、）。
示されるように、第１ゲート電極（ａｔ）ｌと第２ゲー
ト電極（Ｇ富）２は、ソース領域３とドレイン領域４と
の間で並行するように形成されているのが一般的である
。このため、第１ゲート電極Ｇ１のゲート幅ＷＧ＋と、
第２ゲート電極Ｇ！のゲート幅Ｗ。は略等しくなる（
Ｗ ｓ ＋ 夕Ｗ ａ、）。
そこで、本発明者は第１ゲート電極のゲート幅ＷＧＩと
第２ゲート電極のゲート幅ＷＣＺを極端に変えることに
よってＮＦを改善できることに気が付き本発明をなした
。
第２ゲート電極のゲート幅ＷＣＺを極端に変えることに
よってＮＦを改善できることに気が付き本発明をなした
。
本発明の目的は、低雑音指数化が達成できるデュアルゲ
ート型ＭＯ３ＦＥＴを提供することにある。
ート型ＭＯ３ＦＥＴを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明のデュアルゲート型シリコンＭＯ３Ｆ
ＥＴは、円形領域からなるソース領域の外側にドレイン
領域が設けられているとともに、前記ソース領域とドレ
イン領域の間には前記ソース領域の外側のゲート絶縁膜
上に前記ソース領域を囲むようにリング状に延在する第
１ゲート電極と、この第１ゲート電攪を囲むリング状の
第２ゲート電極が設けられた構造となっていて、第２ゲ
ート電極のゲート幅ＷＧ８は第１ゲート電極のゲート幅
ＷＧＩよりも長くなっている。
ＥＴは、円形領域からなるソース領域の外側にドレイン
領域が設けられているとともに、前記ソース領域とドレ
イン領域の間には前記ソース領域の外側のゲート絶縁膜
上に前記ソース領域を囲むようにリング状に延在する第
１ゲート電極と、この第１ゲート電攪を囲むリング状の
第２ゲート電極が設けられた構造となっていて、第２ゲ
ート電極のゲート幅ＷＧ８は第１ゲート電極のゲート幅
ＷＧＩよりも長くなっている。
（作用）
上記した手段によれば、本発明のデュアルゲート型シリ
コンＭＯ３ＦＥＴは、第１ゲート電極のゲート幅Ｗ□が
短いことから入力容量Ｃ！ｓｓが小さくなるとともに、
ゲート抵抗Ｒ，が小さくなる。
コンＭＯ３ＦＥＴは、第１ゲート電極のゲート幅Ｗ□が
短いことから入力容量Ｃ！ｓｓが小さくなるとともに、
ゲート抵抗Ｒ，が小さくなる。
また、第２ゲート電極のゲート幅Ｗ、８が長くなること
から第２ゲート側の相互コンダクタンスｇａｓが大きく
なる。したがって、本発明のデュアルゲート型シリ：２
７Ｍ０３ＦＥＴは、入力容量Ｃ！、。
から第２ゲート側の相互コンダクタンスｇａｓが大きく
なる。したがって、本発明のデュアルゲート型シリ：２
７Ｍ０３ＦＥＴは、入力容量Ｃ！、。
の低減と、ゲート抵抗Ｒ６の低減および相互コンダクタ
ンスｇ１の向上によって雑音指数ＮＦが小さくなり、高
周波特性の優れたものとなる。
ンスｇ１の向上によって雑音指数ＮＦが小さくなり、高
周波特性の優れたものとなる。
〔実施例］
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明の一実施例によるデュアルゲート型シリ
コンＭＯ３ＦＥＴの要部を示す平面図、第２図は同じく
断面図である。
コンＭＯ３ＦＥＴの要部を示す平面図、第２図は同じく
断面図である。
この実施例の半導体素子は、第２図に示されるように一
部にデュアルゲート型シリコンＭＯ３ＦＥＴが形成され
ている。このデュアルゲート型ＭＯ３ＦＥＴは、不純物
濃度が１０１′ｃｍ−’程度となるｐ−形シリコンから
なる基板５の主面中央に、ｎ◆形からなりかつ円形状と
なるソース領域３と、このソース領域３を取り囲むよう
に配設されたドレイン領域４を有する構造となっている
。前記ソース領域３およびドレイン領域４はその不純物
濃度が１０”ｃｍ−’程度となっている。また、前記ソ
ース領域３とドレイン領域４との間の基板５の主面には
、厚さ４００〜６００人程度の５ＬＯｚ膜からなるゲー
ト絶縁膜６が設けられているとともに、他の領域は０．
７μｍ程度の厚さのＳｉＯ！膜からなる絶縁膜７で被わ
れている。また、前記ゲート絶縁膜６上には、ソース領
域３からドレイン領域４に向かって、それぞれモリブデ
ン（ＭＯ）からなる第１ゲート電極（第１ゲート）１お
よび第２ゲート電極（第２ゲート）２が設けられている
。また、前記ゲート絶縁膜６に対応する基板５０表層部
分であって、前記第１ゲート電極１と第２ゲート電極２
から外れる領域には、ｎ−影領域からなる高耐圧層８が
設けられている。また、前記ソース領域３からドレイン
領域４に至る基板５の主面表層部には、第２ゲート電極
２のピンチオフ電圧を０．７Ｖにするために、ボロン（
Ｂ＋）がイオン注入されてｐ形層９が設けられている。
部にデュアルゲート型シリコンＭＯ３ＦＥＴが形成され
ている。このデュアルゲート型ＭＯ３ＦＥＴは、不純物
濃度が１０１′ｃｍ−’程度となるｐ−形シリコンから
なる基板５の主面中央に、ｎ◆形からなりかつ円形状と
なるソース領域３と、このソース領域３を取り囲むよう
に配設されたドレイン領域４を有する構造となっている
。前記ソース領域３およびドレイン領域４はその不純物
濃度が１０”ｃｍ−’程度となっている。また、前記ソ
ース領域３とドレイン領域４との間の基板５の主面には
、厚さ４００〜６００人程度の５ＬＯｚ膜からなるゲー
ト絶縁膜６が設けられているとともに、他の領域は０．
７μｍ程度の厚さのＳｉＯ！膜からなる絶縁膜７で被わ
れている。また、前記ゲート絶縁膜６上には、ソース領
域３からドレイン領域４に向かって、それぞれモリブデ
ン（ＭＯ）からなる第１ゲート電極（第１ゲート）１お
よび第２ゲート電極（第２ゲート）２が設けられている
。また、前記ゲート絶縁膜６に対応する基板５０表層部
分であって、前記第１ゲート電極１と第２ゲート電極２
から外れる領域には、ｎ−影領域からなる高耐圧層８が
設けられている。また、前記ソース領域３からドレイン
領域４に至る基板５の主面表層部には、第２ゲート電極
２のピンチオフ電圧を０．７Ｖにするために、ボロン（
Ｂ＋）がイオン注入されてｐ形層９が設けられている。
一方、前記基板５の主面側はパッシベーション膜１５で
被われている。また、前記パッシベーション膜１５およ
びその下のゲート絶縁膜６は部分的にコンタクト孔が設
けられている。前記ソース領域３およびドレイン領域４
に望むコンタクト孔部分には金糸電極材料によって、そ
れぞれソース電極１６およびドレイン電極１７が形成さ
れている。各を極パターンは、第１図に示されるように
なっている。すなわち、前記ソース電極１６は円形とな
るとともに、このソース電極１６の外側に半円弧状のド
レイン電極１７が２個設けられている。この２個のドレ
イン電！１ｋ１７は、前記ソース電極１６と同心円とな
る円に沿って延在している。
被われている。また、前記パッシベーション膜１５およ
びその下のゲート絶縁膜６は部分的にコンタクト孔が設
けられている。前記ソース領域３およびドレイン領域４
に望むコンタクト孔部分には金糸電極材料によって、そ
れぞれソース電極１６およびドレイン電極１７が形成さ
れている。各を極パターンは、第１図に示されるように
なっている。すなわち、前記ソース電極１６は円形とな
るとともに、このソース電極１６の外側に半円弧状のド
レイン電極１７が２個設けられている。この２個のドレ
イン電！１ｋ１７は、前記ソース電極１６と同心円とな
る円に沿って延在している。
また、第１ゲート電極１および第２ゲート電極２は、前
記ソース′ｒｌ！！１ｉ１６とドレイン電極１７との間
にリング状に設けられている。前記第１ゲート電極ｌは
ソース電極１６を取り囲むリング部分１８と、このリン
グ部分１８に連なりかつドレイン電１１７の一方の端間
を通る引き出し部１９と、この引き出し部１９の外端に
設けられる図示しないワイヤポンディングパッドとから
なっている。
記ソース′ｒｌ！！１ｉ１６とドレイン電極１７との間
にリング状に設けられている。前記第１ゲート電極ｌは
ソース電極１６を取り囲むリング部分１８と、このリン
グ部分１８に連なりかつドレイン電１１７の一方の端間
を通る引き出し部１９と、この引き出し部１９の外端に
設けられる図示しないワイヤポンディングパッドとから
なっている。
また、第２ゲート電極２は前記第１ゲート電極１の外側
に沿う一部が開いたリング部分２０と、このリング部分
２０に連なりかつドレイン電極１７の他方の端間を通る
引き出し部２１と、この引き出し部２１の外端に設けら
れる図示しないワイヤポンディングパッドとからなって
いる。これらソース電極１６．第１ゲート電極１．第２
ゲート電極２．ドレイン電極１７はいずれも同心円とな
るパターンとなっている。
に沿う一部が開いたリング部分２０と、このリング部分
２０に連なりかつドレイン電極１７の他方の端間を通る
引き出し部２１と、この引き出し部２１の外端に設けら
れる図示しないワイヤポンディングパッドとからなって
いる。これらソース電極１６．第１ゲート電極１．第２
ゲート電極２．ドレイン電極１７はいずれも同心円とな
るパターンとなっている。
このような電極パターンにあっては、略角度αおよびβ
で示される角度領域で電流が流れる。したがって、この
ような電極パターンにすることにより、第１ゲート電極
１のゲート幅Ｗ、１を第２ゲート電極２のゲート幅ＷＧ
！に比較して極端に短くする（ Ｗ ｅ ＋ ＞ Ｗ
ａ ｔ ）ことが可能となる。たとえば、ゲート幅ｗｅ
ｔをゲート幅ＷＧ！の１／２にすることもできる。
で示される角度領域で電流が流れる。したがって、この
ような電極パターンにすることにより、第１ゲート電極
１のゲート幅Ｗ、１を第２ゲート電極２のゲート幅ＷＧ
！に比較して極端に短くする（ Ｗ ｅ ＋ ＞ Ｗ
ａ ｔ ）ことが可能となる。たとえば、ゲート幅ｗｅ
ｔをゲート幅ＷＧ！の１／２にすることもできる。
デュアルゲート型シリコンＭＯ３ＦＥＴの雑音指数ＮＦ
は、入力容量Ｃｉ、と第２ゲート側の相互コンダクタン
スｇｅｔに、また、相互コンダクタンスｇ、は第１ゲー
ト側の相互コンダクタンスｇ１に大きく依存している。
は、入力容量Ｃｉ、と第２ゲート側の相互コンダクタン
スｇｅｔに、また、相互コンダクタンスｇ、は第１ゲー
ト側の相互コンダクタンスｇ１に大きく依存している。
第１ゲート側の相互コンダクタンスｇａ＋および第２ゲ
ート側の相互コンダクタンスｇｓｌならびにｇ＋ｕ”
（Ｗｌ＋Ｉ／ＬＧＩ）”” −（１）
ｇｅｔｏｃ（ＷＧ！／ Ｌｒ、ｔ） ””
−（２）Ｃｉｓ＊ ＝ ＣＨａ ＋ ＣＧＣ
＋ ｃＰＡｅｌｌ＋ ３ Ｃｏｖ十Ｃ１１ｏ４ａ
−（３）ここで、
ＬＧＩおよびＬＧＩは第１ゲート電極および第２ゲート
電極におけるゲート長、Ｃ□４は配線引き出し部からワ
イヤポンディングパッドに亘る部分の容量、ＣＧＣはゲ
ート１のチャネル容量、Ｃ０゜は半導体素子を封止する
パッケージの容量、ＣＯＶはゲート・ｎ−層のオーバラ
ップ容量、ｃｄ。
ート側の相互コンダクタンスｇｓｌならびにｇ＋ｕ”
（Ｗｌ＋Ｉ／ＬＧＩ）”” −（１）
ｇｅｔｏｃ（ＷＧ！／ Ｌｒ、ｔ） ””
−（２）Ｃｉｓ＊ ＝ ＣＨａ ＋ ＣＧＣ
＋ ｃＰＡｅｌｌ＋ ３ Ｃｏｖ十Ｃ１１ｏ４ａ
−（３）ここで、
ＬＧＩおよびＬＧＩは第１ゲート電極および第２ゲート
電極におけるゲート長、Ｃ□４は配線引き出し部からワ
イヤポンディングパッドに亘る部分の容量、ＣＧＣはゲ
ート１のチャネル容量、Ｃ０゜は半導体素子を封止する
パッケージの容量、ＣＯＶはゲート・ｎ−層のオーバラ
ップ容量、ｃｄ。
ｏｄｅは保護ダイオード容量である。
この実施例のＦＥＴは、すなわちエンハンスメントタイ
プは、第２ゲート電極側の相互コンダクタンスｇ１１．
に大きく依存しているため、ゲート幅を従来のＷＧＩ”
ＷａｇからＷＧｌ＜ＷＧｘとすることによってＷＧＩを
短くして入力容ＩＣｔ□を小さくし、ＷＧＩを長くして
第２ゲート電極側の相互コンダクタンスｇａｓを大きく
し、優れた高周波特性（低雑音指数）を得ることができ
る。たとえば、現状のＷＧｌ々ＷＧ！において、ＷＧＲ
をそのままにしておき、Ｗ、１のみを半分の長さにした
場合、第１ゲート電極側の相互コンダクタンスｇ１は（
１／２）””倍減少するが、入力容量Ｃｉｍｓは今まで
の約半分になる。したがって、第２ゲート電極側の相互
コンダクタンスｇ、！は現状通りで入力容量Ｃ五ｉｍが
減少した分雑音指数ＮＦは低減されることになる。
プは、第２ゲート電極側の相互コンダクタンスｇ１１．
に大きく依存しているため、ゲート幅を従来のＷＧＩ”
ＷａｇからＷＧｌ＜ＷＧｘとすることによってＷＧＩを
短くして入力容ＩＣｔ□を小さくし、ＷＧＩを長くして
第２ゲート電極側の相互コンダクタンスｇａｓを大きく
し、優れた高周波特性（低雑音指数）を得ることができ
る。たとえば、現状のＷＧｌ々ＷＧ！において、ＷＧＲ
をそのままにしておき、Ｗ、１のみを半分の長さにした
場合、第１ゲート電極側の相互コンダクタンスｇ１は（
１／２）””倍減少するが、入力容量Ｃｉｍｓは今まで
の約半分になる。したがって、第２ゲート電極側の相互
コンダクタンスｇ、！は現状通りで入力容量Ｃ五ｉｍが
減少した分雑音指数ＮＦは低減されることになる。
このような実施例によれば、つぎのような効果が得られ
る。
る。
（１）本発明のデュアルゲート型ＭＯＳ Ｆ ＥＴは、
第１ゲート電極のゲート幅ＷＧ１が第２ゲート電橿のゲ
ート幅ＷＧ！に比較して短いことから、ゲート１のチャ
ネル容量ＣＧＣおよびゲート・ｎ−層のオーバランプ容
Ｉ Ｃｏ ｖが小さくなり、入力容Ｉ Ｃ（−１が小さ
くなるという効果が得られる。
第１ゲート電極のゲート幅ＷＧ１が第２ゲート電橿のゲ
ート幅ＷＧ！に比較して短いことから、ゲート１のチャ
ネル容量ＣＧＣおよびゲート・ｎ−層のオーバランプ容
Ｉ Ｃｏ ｖが小さくなり、入力容Ｉ Ｃ（−１が小さ
くなるという効果が得られる。
（２）本発明のデュアルゲート型ＭＯ３ＦＥＴは、第１
ゲート電極のゲート幅Ｗ、１が第２ゲート電極のゲート
幅Ｗ。に比較して短いことから、ゲート抵抗Ｒａが小さ
くなるという効果が得られる。
ゲート電極のゲート幅Ｗ、１が第２ゲート電極のゲート
幅Ｗ。に比較して短いことから、ゲート抵抗Ｒａが小さ
くなるという効果が得られる。
（３）本発明のデュアルゲート型ＭＯ３ＦＥＴは、第２
ゲート電極のゲート幅Ｗ。が長くなることから第２ゲー
ト側の相互コンダクタンスｇ、が大きくなり、相互コン
ダクタンスｇ、大きくなるという効果が得られる。
ゲート電極のゲート幅Ｗ。が長くなることから第２ゲー
ト側の相互コンダクタンスｇ、が大きくなり、相互コン
ダクタンスｇ、大きくなるという効果が得られる。
（４）上記（１）〜（３）により、本発明のデュアルゲ
ート型ＭＯ５ＦＥＴは、入力容１ｃｉ、、およびゲート
抵抗Ｒ，の低減ならびに相互コンダクタンス８．、の向
上によって雑音指数ＮＦが小さくなり、高周波特性の向
上が達成できるという相乗効果が得られる。
ート型ＭＯ５ＦＥＴは、入力容１ｃｉ、、およびゲート
抵抗Ｒ，の低減ならびに相互コンダクタンス８．、の向
上によって雑音指数ＮＦが小さくなり、高周波特性の向
上が達成できるという相乗効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
は、第１ゲート電極および第２ゲート電極をリング状と
したが、他のパターン、たとえば、矩形枠状パターンと
しても前記実施例同様な効果が得られる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
は、第１ゲート電極および第２ゲート電極をリング状と
したが、他のパターン、たとえば、矩形枠状パターンと
しても前記実施例同様な効果が得られる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエンハンスメント型
シリコンＭＯＳ Ｆ ＥＴの製造技術に適用した場合に
ついて説明したが、それに限定されるものではない。
をその背景となった利用分野であるエンハンスメント型
シリコンＭＯＳ Ｆ ＥＴの製造技術に適用した場合に
ついて説明したが、それに限定されるものではない。
本発明は少なくともデュアルゲート型ＦＥＴの製造技術
には適用できる。
には適用できる。
（発明の効果）
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明のデュアルゲート型シリコンＭＯ３ＦＥＴは、円
形領域からなるソース領域の外側にドレイン領域が設け
られているとともに、前記ソース領域とドレイン領域の
間には前記ソース領域の外側のゲート絶縁膜上に前記ソ
ース領域を囲むようにリング状に延在する第１ゲート電
極と、この第１ゲート電極を囲むリング状の第２ゲート
電極が設けられた構造となっていることから、第１ゲー
ト電極のゲート幅ＷＧＩと第２ゲート電極のゲート幅Ｗ
。との相関をＷｅ １＜Ｗ＊＊とすることができるため
、ＷＧ＋を現状維持とした場合、入力容量Ｃ１１を変え
ることなく第２ゲート電極のゲート幅Ｗ■を長くするこ
とができる。この結果、本発明のＦＥＴはゲート幅Ｗ６
２の増大による相互コンダクタンスｇ１の向上によって
雑音指数ＮＦが低減され高周波特性が向上する。
形領域からなるソース領域の外側にドレイン領域が設け
られているとともに、前記ソース領域とドレイン領域の
間には前記ソース領域の外側のゲート絶縁膜上に前記ソ
ース領域を囲むようにリング状に延在する第１ゲート電
極と、この第１ゲート電極を囲むリング状の第２ゲート
電極が設けられた構造となっていることから、第１ゲー
ト電極のゲート幅ＷＧＩと第２ゲート電極のゲート幅Ｗ
。との相関をＷｅ １＜Ｗ＊＊とすることができるため
、ＷＧ＋を現状維持とした場合、入力容量Ｃ１１を変え
ることなく第２ゲート電極のゲート幅Ｗ■を長くするこ
とができる。この結果、本発明のＦＥＴはゲート幅Ｗ６
２の増大による相互コンダクタンスｇ１の向上によって
雑音指数ＮＦが低減され高周波特性が向上する。
第１図は本発明の一実施例によるデュアルゲート型シリ
コンＭＯＳ Ｆ ＥＴの要部を示す平面図、第２図は同
じ（断面図、 第３図は従来のデュアルゲート型シリコンＭＯ３ＦＥＴ
のゲートパターンを示す模式的平面図である。 ｌ・・・第１ゲート電極（Ｇｌ）、２・・・第２ゲート
電極（Ｏｘ）、３・・・ソース領域、４・・・ドレイン
領域、５・・・基板、６・・・ゲート絶縁膜、７・・・
絶縁膜、８・・・高耐圧層、９・・・ｐ形層、１５・・
・パッシベーション膜、１６・・・ソース電極、１７・
・・ドレイン電極、１Ｂ・・・リング部分、１９・・・
引き出し部、２０・・・リング部分、２１・・・引き出
し部。 第 第 ３−ソース領域 ４−ド“レイン々賃へ ５−１１スｊヒ １７− ）”レイン嘩Δ石ｈ
コンＭＯＳ Ｆ ＥＴの要部を示す平面図、第２図は同
じ（断面図、 第３図は従来のデュアルゲート型シリコンＭＯ３ＦＥＴ
のゲートパターンを示す模式的平面図である。 ｌ・・・第１ゲート電極（Ｇｌ）、２・・・第２ゲート
電極（Ｏｘ）、３・・・ソース領域、４・・・ドレイン
領域、５・・・基板、６・・・ゲート絶縁膜、７・・・
絶縁膜、８・・・高耐圧層、９・・・ｐ形層、１５・・
・パッシベーション膜、１６・・・ソース電極、１７・
・・ドレイン電極、１Ｂ・・・リング部分、１９・・・
引き出し部、２０・・・リング部分、２１・・・引き出
し部。 第 第 ３−ソース領域 ４−ド“レイン々賃へ ５−１１スｊヒ １７− ）”レイン嘩Δ石ｈ
Claims (1)
- 【特許請求の範囲】 １、第１導電型基板と、この第１導電型基板の主面表層
部に設けられた第２導電型からなるソース領域およびド
レイン領域と、前記ソース領域とドレイン領域との間の
基板主面に設けられたゲート絶縁膜と、前記ゲート絶縁
膜上に設けられた第１ゲート電極および第２ゲート電極
とを有する半導体素子であって、前記第２ゲート電極の
ゲート幅Ｗ＿Ｇ＿２は前記第１ゲート電極のゲート幅Ｗ
＿Ｇ＿１よりも相対的に長くなっていることを特徴とす
る半導体素子。 ２、前記ドレイン領域はソース領域を取り囲むように配
設されているとともに、前記第１ゲート電極はソース領
域とドレイン領域間を枠状に延在しかつ第２ゲート電極
は前記第１ゲート電極の外側に沿って延在するように配
設されていることを特徴とする特許請求の範囲第１項記
載の半導体素子。 ３、前記第１ゲート電極および第２ゲート電極は同心円
となるリング状電極となっていることを特徴とする特許
請求の範囲第１項記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064989A JPH02250378A (ja) | 1989-03-24 | 1989-03-24 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064989A JPH02250378A (ja) | 1989-03-24 | 1989-03-24 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250378A true JPH02250378A (ja) | 1990-10-08 |
Family
ID=13437708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064989A Pending JPH02250378A (ja) | 1989-03-24 | 1989-03-24 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250378A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021230A1 (de) * | 1997-10-22 | 1999-04-29 | Siemens Aktiengesellschaft | Feldeffekt-halbleiterbauelement |
| JP2003152178A (ja) * | 2001-10-29 | 2003-05-23 | Power Integrations Inc | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ |
| US6740937B1 (en) * | 2000-06-05 | 2004-05-25 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| KR100975971B1 (ko) * | 2003-04-17 | 2010-08-13 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그의 제조 방법 |
| CN109211897A (zh) * | 2017-06-30 | 2019-01-15 | 中国科学院微电子研究所 | 离子敏感场效应晶体管及其制备方法 |
-
1989
- 1989-03-24 JP JP7064989A patent/JPH02250378A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021230A1 (de) * | 1997-10-22 | 1999-04-29 | Siemens Aktiengesellschaft | Feldeffekt-halbleiterbauelement |
| US6740937B1 (en) * | 2000-06-05 | 2004-05-25 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US6849903B2 (en) | 2000-06-05 | 2005-02-01 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7005709B2 (en) | 2000-06-05 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7291889B2 (en) | 2000-06-05 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| JP2003152178A (ja) * | 2001-10-29 | 2003-05-23 | Power Integrations Inc | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ |
| JP2004297086A (ja) * | 2001-10-29 | 2004-10-21 | Power Integrations Inc | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ |
| JP2010187015A (ja) * | 2001-10-29 | 2010-08-26 | Power Integrations Inc | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ |
| KR100975971B1 (ko) * | 2003-04-17 | 2010-08-13 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그의 제조 방법 |
| CN109211897A (zh) * | 2017-06-30 | 2019-01-15 | 中国科学院微电子研究所 | 离子敏感场效应晶体管及其制备方法 |
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