JPH0225207B2

JPH0225207B2 -

Info

Publication number: JPH0225207B2
Application number: JP59087643A
Authority: JP
Inventors: Jii Boisu Dagurasu; Emu Jakuson Ronarudo
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1983-05-02
Filing date: 1984-04-28
Publication date: 1990-06-01
Also published as: EP0124238A2; EP0124238A3; CA1213071A; JPS60132251A

Description

【発明の詳細な説明】

産業上の利用分野本発明は、一般にデジタル・ワード・ビツト・
パターンを認識するデジタル・ワード順序認識
器、特にデジタル・ワードの流れに含まれたデジ
タル・ワードの所定順序の存在を認識するために
メモリを基体とした回路に関する。背景技術とその問題点デジタル・ワードの流れから所定のデジタル・
ワードの順序（シーケンス）の存在を検出するに
は、今まで複数の同様なメモリを基本とした副回
路を有する認識回路により行なつていた。この認
識回路は、一般的にはロジツク・アナライザの如
き試験装置内に組込まれており、この試験装置を
用いてデジタル回路の故障修理及び保守を行なつ
ている。各副回路はそのアドレス端子にデジタル
情報ワードの流れを受け、この流れからそのシー
ケンスを認識する。これらデジタル・ワードは、
代表的には被試験回路からのデータ又はアドレス
情報である。メモリを基本とした各副回路は認識
回路に含まれ、情報ワード順序の特定位置に配列
された所定のデジタル・ワードを認識する。よつ
て、認識回路に含まれる副回路の数が、最大の検
出可能なワード順序の長さを決定する。所定のデジタル・ワードは「ドント・ケア」ビ
ツト（そのビツトは「１」でも「０」でもよいと
いう条件）を含むことができ、この「ドント・ケ
ア」ビツトは、ワード・シーケンスの特定位置に
おいて検出されるデジタル・ワードとして認識さ
れる可能性がある多くの異なる情報ワード・ビツ
ト・パターンを提供する。更に、いくつかの回路
は、ワード・シーケンスの特定情報ワードが複数
個連続して発生するのを認識する能力を備えた制
御副回路を含んでいる。よつて、検出可能なワー
ド・シーケンスの最大長を効果的に増大できる。第１図は、デジタル・ワード順序の認識を行な
う従来技術による回路の一例を示す簡略化したブ
ロツク図である。情報ワードの流れに含まれた各
デジタル・ワードは並列で最大10ビツトであり、
３個のメモリ素子１０，１２及び１４の各々のア
ドレス端子A₀―A₉に供給される。各メモリ素子
はワード・シーケンスの所定ワードの位置を表わ
し、かつ特定の並列ビツト・パターン、即ちアド
レス端子に供給され検出されるべきビツト・パタ
ーンを認識するようにプログラムされている。３個の副回路の各々に含まれたメモリ素子は代
表的にはランダム・アクセス・メモリ（RAM）
であり、このRAMは各アドレス・メモリ・ロケ
ーシヨン（記憶位置）がビツト・パターン認識情
報でプログラムされている。よつて、例えば、特
定のメモリ素子が検出しようとするビツト・パタ
ーン、即ち情報ワードのパターンは、ロジツク
「１」状態がプログラムされた特定のメモリ・ロ
ケーシヨンをアドレス指定し、検出しない情報ワ
ードのビツト・パターンは、ロジツク「０」状態
がプログラムされたメモリ・ロケーシヨンをアド
レス指定する。モード制御回路１６は、各メモリ素子の書込
み／読出し（Ｗ／Ｒ）入力端の夫々にストローブ
信号を供給する。シーケンス内の特定ワードを検
出するには、メモリ読出しモードを付勢（イネー
ブル）するロジツク状態のストローブ信号を、シ
ーケンス内の特定ワードを認識するようにプログ
ラムされたメモリ素子に供給する。ランダムに変
化する並列ビツト・パターンの情報ワードの流れ
が各メモリ、即ち副回路に供給されるので、その
メモリ・アドレス端子に所望情報ワード・ビツ
ト・パターンが供給されるのに応答して、ロジツ
ク「１」状態のパターン認識情報は読出しイネー
ブルされたメモリ素子のD₀出力端に現われる。
読出しモードではない他の２つのメモリ素子の
D₀出力端は、ロジツク「０」状態を維持する。２個以上のメモリ素子が読出しモードになる
と、D₀出力をロジツク・オア・ゲートの入力端
に供給することにより、２つの情報ワードの一方
のシーケンスの発生を示すロジツク・オア動作と
なる。例えば、ワードＡ及びワードＢを認識する
ようにプログラムされたメモリ素子を有する適当
な副回路に読出し命令を同時に加えて、ワードＡ
又はワードＢの一方のシーケンスの発生を検出で
きる。任意特定のシーケンスにおいて、そのワー
ドが現われる順序に関係なく、その情報の流れに
おいて最初に発生したワードに対応するメモリ素
子の出力端にロジツク「１」状態が現われる。よ
つて、従来回路構成は、特定の非シーケンスなワ
ード認識機能を実現するのに用いることができ
る。シーケンス認識の従来技術の回路では、必要と
するメモリ素子の数から考えて、デジタル・ワー
ドの非常に短いシーケンスのみを認識するのが実
際的である。しかし、メモリ読出しストローブ信
号を２個以上のメモリを基本とした副回路に供給
する制御回路と上述の従来設計の回路とを用い
て、デジタル・ワードの連続的な発生に関連しな
いパターン認識機能を実現できる。更に、各副回路は、デジタル・ワードの流れに
おいて最大デジタル・ワードの並列ビツト数に等
しい数のアドレス端子を備えたメモリ素子を用い
る必要がある。よつて、各副回路は、最大の情報
ワードにおける並列ビツトの可能性もあるすべて
の変更を行なうに充分なメモリ容量のメモリ素子
を含んでいる。発明の目的本発明の目的の１つは、簡単、効果的、かつ正
確に、デジタル・ワードの流れから複数の情報ワ
ードを含むデジタル・ワード・シーケンス（順
序）の存在を検出するメモリを基本にしたデジタ
ル・ワード順序認識器の提供にある。本発明の他の目的は、非常に少ないメモリ素子
を用い、比較的大きな並列ビツト数のデジタル・
ワードの長いシーケンスを検出するデジタル・ワ
ード順序認識器の提供にある。本発明の更に他の目的は、各々が情報ワード・
シーケンスにおけるワード位置に対応する複数の
メモリ・レベルに更に分割され、ビツト・パター
ン、即ち特定のシーケンス位置においてワードが
検出されるパターンに対応する認識状態ワードを
メモリ・ロケーシヨンに蓄積するメモリで構成さ
れるデジタル・ワード順序認識器の提供にある。本発明の他の目的は、ロジツク・アナライザに
おいて、非常に少ないメモリ容量を用いてデジタ
ル・ワード・シーケンスの検出を行なうデジタ
ル・ワード認識器の提供にある。発明の概要本発明は、ロジツク・アナライザの如きデジタ
ル回路試験装置内に設けることができ、デジタル
情報のワードの流れ内にデジタル情報ワード・シ
ーケンス（順序）の存在を検出するメモリを基本
にしたデジタル・ワード順序認識器に関する。こ
の認識器は、アドレス端子を備え、複数のメモ
リ・レベルを有するメモリ手段から構成され、各
メモリ・レベルは複数のメモリ・ロケーシヨンを
有している。メモリ・アドレス指定手段は、メモ
リ・レベルをアドレス指定し、メモリ手段のアド
レス端子の少なくとも１個に接続されている。ア
ドレス指定手段はメモリ手段の複数のアドレス端
子の第１部分にメモリ・レベル選択ワードを供給
し、対応するメモリ・レベルを選択して、この選
択したメモリ・レベル内に含まれるメモリ・ロケ
ーシヨンにデジタル・ロジツク情報を書込んだ
り、このメモリ・ロケーシヨンからデジタル・ロ
ジツク情報を読出したりするのをイネーブルす
る。デジタル・ワード入力手段は、各メモリ・レ
ベルにおけるメモリ・ロケーシヨンをアドレス指
定するものであり、メモリ手段の残りのアドレス
端子の少なくともいくつかに接続される。これら
アドレス端子は、デジタル情報ワードの流れに含
まれたワードの各々のビツト・パターンに応答
し、選択されたメモリ・レベルにおいてワードの
各々に対応するメモリ・ロケーシヨンをアドレス
指定する。メモリを基本にしたこの回路は、アド
レス指定手段及びデジタル・ワード入力手段がア
ドレス指定したメモリ・ロケーシヨンにパターン
認識情報を書込む手段を更に含んでいる。パター
ン認識情報は、検出すべき所定数のビツト・パタ
ーンの任意の１つと、情報ワードの流れにおける
ワードのビツト・パターンとが一致したのを指示
する認識状態ワードを含んでいる。本発明による
認識器は、アドレス指定手段及びデジタル・ワー
ド入力手段がアドレス指定したメモリ・ロケーシ
ヨンからパターン認識情報を読出す手段を含んで
いる。メモリ・レベル選択ワードを発生するメモ
リ・レベル制御手段は、アドレス指定手段と通信
を行なつて、メモリ・ロケーシヨンからの認識状
態ワードの読出しに応答して連続したメモリ・レ
ベルを選択する。このメモリ・ロケーシヨンは検
出すべき所定数のビツト・パターンの任意の１つ
と、情報ワードの流れにおける連続したワードに
おけるビツト・パターンとの一致を検出するのを
イネーブルする。従来のシーケンス認識技法を用いた回路と、本
発明の回路との基本的な設計概念の違いは、第１
及び第２図に示した回路を比較すれば判るであろ
う。第２図に示す回路のメモリ構成及び動作は後
述する。簡単に述べれば、各ワードが最大で並列10ビツ
トの長さの場合において、第１図に示す従来回路
は、３ワードのデジタル・ワード・シーケンスを
認識できる。しかし、本発明の実施例である第２
図の回路は、各ワードが最大で並列10ビツトの長
さにおいて、32ワードの情報ワード・シーケンス
を認識できる。よつて、長さがたつた３ワードの
シーケンスを検出できる従来のシーケンス認識技
法を用いた第１図の回路よりも、少ないメモリ素
子を用いた第２図の回路により、同じ長さのデジ
タル・ワードでありながら非常に長いシーケンス
の認識が行なえる。本発明の他の目的及び効果は添付図を参照した
以下の本発明の好適な実施例の説明から明らかに
なるであろう。実施例第２図は本発明の好適な一実施例の簡略化した
ブロツク図である。この第２図において、アドレ
ス指定手段であるモード制御及びメモリ・レベル
選択回路１８の出力線１９における５ビツト並列
信号をメモリ手段であるメモリ素子２０及び２２
の各々の５つのアドレス端子A₅―A₉に供給して
メモリ・レベルを選択する。10ビツト並列入力線
２１に供給される10ビツト情報ワードは、５ビツ
ト並列線の２つの組２３及び２５の並列５ビツト
の２つの等しいグループに分割する。５ビツトの
各グループを、２つのメモリ素子２０及び２２の
夫々の残りの５つのアドレス端子A₀―A₄に供給
し、そのメモリ・レベル内に含まれたメモリ・ロ
ケーシヨンを選択する。よつて、５ビツトのメモ
リ・レベル選択ワードを両方のメモリ素子のアド
レス端子A₅―A₉に供給すると、メモリが2⁵、即
ち32レベルに分割される。情報ワードの５ビツト
の２つのグループの一方を各メモリ素子のアドレ
ス端子A₀―A₄に供給すると、各メモリ・レベル
において2⁵、即ち32のメモリ・ロケーシヨンを与
える。各メモリ素子は、そのＷ／Ｒ入力端子に、
モード制御器１８の読出し／書込み出力端から同
じ読出しイネーブル・ストローブ信号を受ける。ワード認識動作の間、メモリ素子２０及び２２
は読出しモードにストローブされる。各メモリ素
子のD₀出力端をアンド・ゲート２４の夫々の入
力端子に接続し、かかるメモリ素子が検出すべき
５ビツト・パターンがメモリ・アドレス端子A₀
―A₄に存在すると、D₀出力端にロジツク「１」
状態が発生する。両方のメモリ素子のD₀出力端
子に同時にロジツク「１」状態が存在すると、10
ビツト情報ワードの各ビツトと、複合ビツト・パ
ターン、即ち２個のメモリ素子に認識するように
プログラムされたパターンの各対応ビツトとが１
対１に対応したことになる。両方のD₀出力端子
にロジツク「１」状態が同時に発生すると、アン
ド・ゲート２４の出力端子にロジツク「１」状態
が発生して、モード制御及びメモリ・レベル選択
回路１８をトリガする。回路１８はシーケンスの
次の連続したワードに対応したメモリ・レベル選
択ワードを発生することにより、そのシーケンス
の次の指示位置における所望ワードの認識に応答
する。そして、所定の全ワード順序を発生する
と、回路１８は他の回路（図示せず）等をトリガ
する出力信号を発生する。よつて、各メモリ・レ
ベルは、情報ワード・シーケンスにおける各所定
のワードの異なる位置に対応する。最大で32のメ
モリ・レベルを得ることが可能であり、各メモ
リ・レベルは10ビツトの並列情報ワードを認識で
きる。よつて、本発明の一実施例の回路では、階層化
されたメモリ構造において情報ワードのビツト・
パターンの部分的比較を行なう。ここで選択され
たメモリ・レベルにおけるアドレス指定されたメ
モリ・ロケーシヨンの出力は、ロジツク的論理積
となり、所望ビツト・パターンが存在するかを決
定し、メモリ素子を次の連続したメモリ・レベル
にアドレス指定する。すべてのメモリ素子は同時
に読出しモードにストローブされるので、本発明
の認識器はデジタル・ワード・シーケンスのみを
検出するのに有用である。なお、所定のワード順
序が検出されると回路１８が出力を発生し、他の
回路をトリガする。一方、第１図の従来技術を用
いた回路は、シーケンスにおける各ワードに１個
のメモリ素子を用いたが、各メモリ素子は独立に
ストローブされて、連続的なワード発生ではない
ワードを検出する。第３図は本発明の好適な他の実施例のブロツク
図である。第３図において、本発明によるデジタ
ル・ワード順序認識器は、最大で16個の連続した
非冗長デジタル・ワードの情報ワード・シーケン
スを検出できる。ワード・シーケンスは情報ワー
ドの中に含まれており、この流れは、２つのラツ
チ回路２６及び２８の入力端子に供給される並列
12ビツトのデジタル・ワードの一連の流れで構成
される。12ビツトの内の６ビツトをラツチ回路２
６の入力端子に供給し、残りの６ビツトをラツチ
回路２８の入力端子に供給する。ラツチ回路２６
及び２８により、12本の並列ビツト入力線の各々
に発生するロジツク遷移を、各ラツチ回路に供給
されるクロツク入力端２７のシステム・クロツク
の負方向エツジ（縁）に同期させる。第３図の回
路を構成するすべてのデジタル・ロジツク部品
は、好適にはエミツタ結合ロジツク・フアミリで
あり、このロジツク・フアミリのロジツク状態遷
移時間は非常に短かく、超高速ビツト・レートの
回路動作を実現できる。情報ワードの６ビツトをラツチ回路２６の出力
端子にクロツクし、情報ワード・マルチプレクサ
３０の入力端子INAに供給する。また、情報ワ
ードの残りの６ビツトをラツチ回路２８の出力端
子にクロツクし、情報ワード・マルチプレクサ３
２の入力端子INAに供給する。マツチプレクサ
３０及び３２の６ビツト並列出力を夫々ランダ
ム・アクセス・メモリ（RAM）素子、即ちメモ
リ手段３４及び３６のアドレス端子A₀―A₅に供
給する。マルチプレクサから出力線を受けるのに
10個のメモリ・アドレス端子の任意の６個を用い
ることができる点に留意されたい。よつて、明瞭
にするため、各RAM素子の選択したアドレス端
子を参照符号（例えばA₀―A₅）で示す。マルチプレクサ３０及び３２のINB入力端子
の夫々は、RAMロード回路３８からの12ビツト
の並列ロード・ワードの２つのセグメントの一方
を受け、各ロード・ワード・セグメントは、夫々
ラツチ回路２６及び２８の出力端が発生する並列
６ビツトに対応する。RAMロード回路３８はマ
ルチプレクサ３０及び３２の各選択入力端子に共
通信号を供給する。この信号のロジツク状態が、
RAM３４及び３６のアドレス端子A₀―A₅に供給
するデジタル・ワード・ビツト源を決定する。メ
モリに予めプログラムされたパターン認識情報が
RAM３４及び３６のデータ出力端子D₀から読出
されるメモリ読出しモードにおいては、マルチプ
レクサのINA入力端子に供給された情報ビツ
ト・ワードが、RAM３４及び３６のアドレス端
子A₀―A₅に供給される。RAMロード回路３８が
パターン認識情報をRAM３４及び３６のデータ
入力端子D_Iに供給してこれらRAMに書込むメモ
リ書込みモードにおいて、マルチプレクサの入力
端子INBに供給されたロード・ワード・ビツト
をRAM３４及び３６のアドレス端子A₀―A₅に転
送する。メモリ・レベル制御回路４０は、並列４ビツト
のメモリ・レベル選択ワードをメモリ・レベル・
アドレス指定回路４２の入力端子に供給する。回
路４２の並列４ビツトの出力をRAM３４及び３
６の４つのメモリ・アドレス入力端子A₆―A₉に
供給する。各RAMのアドレス端子A₆―A₉に供給
されたメモリ・レベル・アドレス出力信号の特定
ビツト・パターンは、最大可能数が2⁴、即ち16の
メモリ・レベルの１つを選択し、各メモリ・レベ
ルは６ビツトの情報ワードがアドレス指定する最
大可能数2⁶、即ち64のメモリ・ロケーシヨンを有
する。よつて、メモリ・レベル制御回路３８及び
メモリ・レベル・アドレス指定回路４２は、
RAM３４及び３６のメモリ・レベルをアドレス
指定するメモリ・アドレス指定手段を構成し、マ
ルチプレクサ３０及び３２は、各メモリ・レベル
内に含まれたメモリ・ロケーシヨンをアドレス指
定するデジタル・ワード入力手段を構成する。 RAMの各メモリ・レベルにおける各メモリ・
ロケーシヨンは、１ビツトの蓄積容量を有する。
ここで述べる好適な実施例において、RAM３４
及び３６のアドレス入力端子A₀―A₅に供給され
た特定の12ビツト情報ワード・パターンが特定の
メモリ・レベルにより検出されるかを指定するに
は、２ビツトのパターン認識情報が必要になる。メモリ書込みモードにおいて、RAMロード回
路３８は、書込み信号をRAMのＷ／Ｒ入力端
に、またパターン認識情報をRAMのD_I入力端子
に夫々供給する。回路３８はまたロード・ワー
ド・ビツトをRAMのアドレス入力端子A₀―A₅に
供給して、このロード・ワードがアドレス指定し
たメモリ・ロケーシヨンにパターン認識情報を書
込む。マルチプレクサ３０の入力端子INBに供
給された６ビツトによりアドレス指定されたメモ
リ・ロケーシヨンに書込むべきパターン認識情報
の１ビツトをRAM３４の入力端子D_Iに供給し、
マルチプレクサ３２の入力端子INBに供給され
た６ビツトによりアドレス指定されたメモリ・ロ
ケーシヨンに書込むべきパターン認識情報の他の
ビツトをRAM３６の入力端子D_Iに供給する。回
路３８がRAMに供給したパターン認識情報及び
ロード・ワードは、周辺装置がソフトウエアによ
り発生する。このソフトウエアは、所定メモリ・
レベルにおいてメモリ・ロケーシヨンをアドレス
指定する対応ロード・ワードに所望パターン認識
情報が一致するようにプログラムされている。メモリ読出しモードにおいて、ラツチ回路２６
の出力端子に発生した６ビツトは、マルチプレク
サ３０を介してRAM３４のアドレス端子A₀―A₅
に転送し、ラツチ回路２８の出力端子に発生した
６ビツトは、マルチプレクサ３２を介してRAM
３６のアドレス端子A₀―A₅に転送する。 RAM３４及び３６の各D₀出力をアンド・ゲー
ト４４の各入力端子に供給し、このアンド・ゲー
トの出力端子をメモリ・レベル制御回路４０のイ
ベント（事象）入力端子に接続する。アンド・ゲ
ート４４の出力端子にロジツク「１」状態が発生
するには、アンド・ゲート４４の各入力端子にロ
ジツク「１」状態が同時に現われなければならな
い。所定メモリ・レベルにおけるメモリ・ロケー
シヨンのアドレスが、特定RAMにより検出すべ
き情報ワードの６ビツト・セグメントのビツト・
パターンに対応すると、ロジツク「１」状態が各
RAMの出力端子D₀に現われる。よつて、メモ
リ・ロケーシヨンにプログラムされたロジツク
「１」状態は、１ビツトの認識状態ワードを構成
し、この認識状態ワードは、RAMアドレス端子
に供給された情報ワード、セグメントのビツト・
パターンが検出すべきビツト・パターンに対応す
ることを示す。 RAM３４及び３６のアドレス端子A₀―A₅に供
給された６ビツトの２つのグループが、ロジツク
「１」状態にプログラムされたメモリ・ロケーシ
ヨンを同時にアドレス指定し、各出力端子D₀に
ロジツク「１」状態が同時に発生すると、アン
ド・ゲート４４の出力はロジツク「１」信号とな
る。このロジツク「１」信号は、情報の流れにお
ける特定ワードが、検出すべきビツト・パターン
であるということを示す。このビツト・パターン
は選択されたメモリ・レベルにプログラムされて
いる。これに応答して、アンド・ゲートの出力は
制御回路４０をトリガする。この制御回路４０は
この事象をアドレス指定回路４２に伝え、次にア
ドレス指定回路４２は上述の方法で連続したメモ
リ・レベルを選択して、シーケンス認識動作を持
続する。シーケンス認識動作期間中、回路３８が
発生したメモリ読出し信号を各RAMのＷ／Ｒ入
力端子に供給して、メモリ・ロケーシヨンの内容
を出力端子D₀に読出す。そして、所定ワード順
序のすべてが検出されると、回路４０が他の回路
等をトリガする。メモリ・レベル制御回路４０は並列４ビツトの
メモリ・レベル選択ワードを発生し、このワード
をメモリ・レベル・アドレス指定回路４２の入力
端子に供給する。アドレス指定回路４２はメモ
リ・レベル選択ワード・ビツト・パターンに応答
し、適当なアドレス信号をRAM３４及び３６の
メモリ・レベル・アドレス入力端子A₆―A₉に供
給する。メモリ・レベルとシーケンス内の情報ワ
ードとの所望関係に応じて、２つの方法のどちら
か一方によりメモリ・レベルの選択を行なう。第１の方法は、各メモリ・レベルをシーケンス
のワードの特定位置に割当る必要があり、表を
参照して次に説明する。

【表】

【表】表において、シーケンスは異なるアルフアベ
ツトの文字（第１列）で表わされる16個の連続し
た非冗長情報ワードを含んでいる。このシーケン
スにおける各ワードの位置（第２列）は異なるメ
モリ・レベル選択ワード（第３列）により表わ
す。よつて、メモリ・レベル選択ワード0000はシ
ーケンスの第１位置における情報ワードＡに対応
し、メモリ・レベル選択ワード0001はこのシーケ
ンスの第２位置における情報ワードＢに対応し、
以下同様である。ビツト・パターン、即ちシーケ
ンスの特定位置における情報ワードのパターン
は、RAM３４及び３６のアドレス端子A₀―A₅に
供給するビツト・パターンを表わし、ロジツク
「１」状態がプログラムされた特定のメモリ・ロ
ケーシヨンを選択する。シーケンス認識動作中、
情報ワードのビツト・パターンと検出すべきビツ
ト・パターンとが対応すれば、アドレス指定され
たメモリ・ロケーシヨンに蓄積された論理「１」
状態が各RAMの出力端子D₀に同時に現われ、ア
ンド・ゲート４４の出力端子にもロジツク「１」
状態が現われる。アンド・ゲート４４の出力端子
は信号を回路４０のイベント入力端子に供給し、
次の連続したメモリ・レベル選択ワードをRAM
３４及び３６のアドレス入力端子A₆―A₉に供給
し、ワード・シーケンスの次の連続した位置に対
応するメモリ・レベルをアドレス指定する。この第１の方法を実際に行なうには、制御回路
４０内に４ビツト２進カウンタを用いる。４ビツ
ト２進カウンタの出力で16の異なるデジタル・ワ
ード・パターンを提供でき、かかるパターンの各
各は、RAM３４及び３６のメモリ・レベル・ア
ドレス端子A₆―A₉に供給される特定の４ビツ
ト・ワードと１対１で対応する。２進カウンタの出力端子における計数パターン
は、メモリ・レベル・ワードをワード・シーケン
スの特定ワード位置に割当てる手ごろな手段とな
る。よつて、表に示す如く、計数0000はシーケ
ンスのワード位置１に対応し、計数0001はシーケ
ンスのワード位置２に対応し、以下同様である。
この第１の方法において、アドレス指定回路４２
は、メモリ・レベル制御回路４０の並列４ビツト
出力端子とRAM３４及び３６のアドレス端子A₆
―A₉との間のインタフエース・バツフアとして
働く。 RAM３４及び３６の出力端子D₀にロジツク
「１」状態が同時に現われると、アンド・ゲート
４４の出力はロジツク「１」状態に変化し、ワー
ド認識信号をメモリ・レベル制御回路４０のイベ
ント入力端子に供給する。このワード認識信号を
回路４０内の２進カウンタのクロツク入力端子に
供給し、このカウンタを次の連続した計数値にト
グルする。よつて、RAM３４及び３６を次の連
続したメモリ・レベルにアドレス指定する。ま
た、所定のワード順序をすべて検出すると、回路
４０は出力信号を発生して、他の回路等をトリガ
する。ワード・シーケンス認識動作の前に、
RAMロード回路３８は信号を回路４０のリセツ
ト入力端子に供給して、２進カウンタの出力を計
数0000に初期化する。よつて、シーケンスのワー
ド位置１に対応するRAM３４及び３６のメモ
リ・レベルをアドレス指定する。表を参照して、メモリ・レベルとシーケンス
の情報ワードとの関係を確立する代りの方法を説
明する。

【表】この代りの方法は、所定メモリ・レベル内に含
まれたメモリ・ロケーシヨンに、ビツト・パター
ン、即ちシーケンスのワード位置に関係なくその
シーケンスに現われる特定ワードのパターンに対
応するパターン認識情報をプログラムする必要が
ある。例えば、表に示すシーケンスは、16個の連続
した非冗長ワードを備えており、各ワードは異な
るアルフアベツトの文字（第１列）で表わせ、か
つ所定メモリ・レベルに割当られている。各メモ
リ・レベルのメモリ・ロケーシヨンを適当なパタ
ーン認識情報によりプログラムし、所望ビツト・
パターン、即ちRAM３４及び３６のアドレス端
子A₀―A₅に供給される情報ワードのパターンを
認識する。ビツト・パターン、即ちシーケンス内
の情報ワードＡのパターンをメモリ・レベル・ア
ドレス0000（第２行）のメモリ・ロケーシヨンに
蓄積されたパターン認識情報により認識し、ビツ
ト・パターン、即ちシーケンス内の情報ワードＢ
のパターンをメモリ・レベル・アドレス0001（第
４行）のメモリ・ロケーシヨンに蓄積されたパタ
ーン認識情報により認識する。以下同様である。
シーケンス内の各情報ワードの位置（第２列）は
アドレス指定回路４２内に含まれたメモリ手段に
蓄積しており、このメモリ手段の出力端子から適
当なアドレス情報をRAM３４及び３６のアドレ
ス端子A₆―A₉に供給し、（第４列）、対応するメ
モリ・レベルを選択する。よつて、シーケンス位
置１のワードのビツト・パターン（第１行）を
認識するときは、回路４２の出力端子からビツ
ト・パターン1000をRAM３４及び３６のアドレ
ス端子A₆―A₉に供給する。またシーケンス位置
２におけるワードＡのビツト・パターン（第２
列）を認識するときは、アドレス指定回路４２の
出力端からビツト・パターン0000をRAM３４及
び３６のアドレス端子A₆―A₉に供給する。以下
同様である。この代りの方法を実現するには、回路４０は更
に４ビツト２進カウンタを含む。このカウンタの
並列４ビツト出力を、アドレス指定回路４２内に
含まれたメモリ手段の４つのアドレス端子に供給
する。上述の如く、アドレス指定回路４２内に含
まれたメモリ手段は、所望情報ワード・シーケン
スによりプログラムされている。よつて、回路４
０に含まれた２進カウンタの出力端に発生する計
数パターン（第３列）は、シーケンス内のワード
位置（第２列）に対応する。所望ワード・シーケ
ンスが検出されると回路４０は出力信号を発生す
る。この回路４０の２進カウンタの出力（第３
列）は、回路４２のメモリにおけるメモリ・ロケ
ーシヨンをアドレス指定する信号である。このメ
モリは適当なメモリ・レベル・アドレス（第４
列）によりプログラムされ、RAM３４及び３６
を対応メモリ・レベルにする。このメモリ・レベ
ルのメモリ・ロケーシヨンをパターン認識情報に
よりプログラムし、ビツト・パターン、即ちシー
ケンスの特定ワードが指定したパターンを認識す
る。回路４２内のメモリ手段は、並列４ビツトの
出力端子を備えており、その各メモリ・ロケーシ
ヨンの内容を読出す点に留意されたい。回路４２
は、特定ワード・シーケンスに対応する適当な順
序で、RAM３４及び３６のアドレス端子A₆―A₉
に供給するアドレスをメモリ手段にロードする手
段（図示せず）を含んでいる。所望情報ワードの
認識に応答するアンド・ゲート４４の機能は、メ
モリ・レベル選択の第１の方法に関して述べたの
と同じである。メモリ・レベル選択の２つ方法に関して述べた
回路動作は、連続した非冗長ワードを有する16の
ワード・シーケンスについてであるが、回路４０
及び４２の上述した機能の他に、特定ワードの多
くの連続した発生を認識できる制御回路を設け
て、認識すべきシーケンスの実際の長さを増すこ
とができる。このような回路として、例えばケン
タロウ・タキタによる1982年８月２日出願の米国
特許出願第404193号（特開昭58−103045号に対
応）に開示された回路及び技術を利用できる。こ
の米国特許出願で開示している回路は、Ｎ進カウ
ンタと共にRAMを用い、特定ワードの複数の発
生を検出している。この米国特許出願に開示された技術を具体化し
た回路は、シーケンスにおけるワードの最大数
を、メモリ・レベルの最大可能数とシーケンス内
の連続した冗長情報ワードの数との和に等しくな
るまで増加できる。よつて、例えば、第１位置に
現われ、その後直ちに２回繰返した情報ワードを
含むシーケンスの連続した冗長は、２である。こ
れがシーケンスにおける連続した冗長のみなら
ば、16個のメモリ・レベルを有し、連続した冗長
を認識できる制御回路を含んだワード認識器は、
シーケンスにおける18個の情報ワードを認識でき
る。次に表を参照して、順序認識器の動作例を説
明する。

【表】

【表】表は仮定のワード・シーケンスにおける初め
の２つの位置において検出される情報ワードのビ
ツト・パターンを示している。ワードＡをRAM
３４及び３６のメモリ・レベル0000に割当て、そ
の並列ビツト・パターンは次の通りである。ワードＡ：00000100001X 記号「Ｘ」は「ドント・ケア」を表わし、これ
は次の並列ビツト・パターンのどちらか一方が現
われるとワードＡを認識したことになることを意
味する。 000001000010 000001000011 情報ワードにおいて、「ドント・ケア」ビツト
の数は検出すべきビツト・パターンの数を特定
し、2^xに等しい。なお、Ｘは「ドント・ケア」ビ
ツトの数である。ワードＢをメモリ・レベル0001に割当て、その
並列ビツト・パターンは次の通りである。ワードＢ：000000100000 表は、RAM３４及び３６のアドレス端子に
供給されたロジツク状態を第１―３列に示し、
RAM３６及び３４の各々のD₀出力端に現われる
パターン認識情報を第４及び５列に夫々示し、ア
ンド・ゲート４４のワード認識出力信号を第６列
に示す。メモリ認識動作期間中、情報ワードの並列12ビ
ツトをRAM３４及び３６のアドレス端子A₀―A₅
に転送する。メモリ・レベル制御回路４０は並列
４ビツトのメモリ・レベル選択ワードを発生し、
メモリ・レベル・アドレス指定回路４２を介して
この選択ワードをRAM３４及び３６のアドレス
端子A₆―A₉に転送する。また、RAMロード回路
３８は読出し信号を各RAMのＷ／Ｒ入力端子に
供給し、RAM３４及び３６の読出しをイネーブ
ルする。説明を明瞭にするため、情報ワードの流
れに発生したビツト・パターンを２進計数パター
ンと仮定する。よつて、シーケンス認識動作の開
始において、ロジツク「０」状態をRAM３４及
び３６のアドレス端子A₀―A₅の各々に供給する。
また、各RAMのメモリ・レベル0000をアドレス
指定するように、メモリ・レベル制御回路４０が
アドレス指定回路４２に信号を供給していると仮
定する。上述の如く、表の第４及び５列にRAM３６
及び３４用の各アドレス・ビツト・パターンに対
応するパターン認識情報を示した。ワードＡの最
下位ビツト位置は、「ドント・ケア」状態なので、
ワードＡは検出すべき２（2¹）個の可能性のある
ビツト・パターンのいずれか一方であることに留
意されたい。ワードＢのビツト・パターンは、
「ドント・ケア」ビツト位置を含んでいないので、
単一に特定できる。 RAM３４及び３６のアドレス端子A₀―A₅に供
給されるデジタル・ロジツク状態は、クロツクの
負方向エツジに同期した計数パターンに応じて変
化する。メモリ・レベル0000に対応する表の第
３及び４行に示す如く、RAM３４のワード・ビ
ツト・パターン・アドレス端子A₀―A₅（第３列）
に供給されたビツト・パターン000010及び000011
は、ワードＡのそのセグメントの検出条件を満足
する。よつて、各場合において、ロジツク「１」
状態がRAM３４のD₀出力（第５列）に現われ
る。しかし、アドレス・メモリ・レベル0000にお
いてRAM３６のビツト・パターン・アドレス端
子A₀−A₅に供給されるビツト・パターン000000
（第２列）はワードＡのそのセグメントに対応し
ないので、アンド・ゲート４４の出力（第６列）
はロジツク「０」状態を維持する。表の第５行
に示す如く、計数パターンが進むと、RAM３４
及び３６のアドレス端子A₀―A₅に供給されるビ
ツト・パターンの１つもワードＡの対応ビツト・
パターン・セグメントと一致しなくなる。よつ
て、RAM３４及び３６のD₀出力はロジツク
「０」状態である。表の第６行に示す如く、100万回の負方向ク
ロツク・エツジの発生後、RAM３４及び３６の
アドレス端子A₀―A₅に供給されるロジツク状態
により、ワードＡのセグメントに対応するビツ
ト・パターン000001がRAM３６のアドレス端子
A₀―A₅（第２列）に現われる。よつて、RAM３
６のD₀出力（第４列）がロジツク「１」状態に
変化する。RAM３４のアドレス端子A₀―A₅（第
３列）に供給されたビツト・パターン000000はワ
ードＡのセグメントに対応しないので、アンド・
ゲート４４の出力はロジツク「０」状態を維持す
る。表の第８行に示す如く、RAM３６のアドレ
ス端子A₀―A₅（第２列）に供給されたワード・ビ
ツト・パターン000001と、RAM３４のアドレス
端子A₀―A₅（第３列）に供給されたワード・ビツ
ト・パターン000010とは、ワードＡの２つのビツ
ト・パターンの一方をアドレス指定する。ワード
Ａの２つの所望のビツト・パターンの一方の両セ
グメントの一致により、両方のRAMのD₀出力は
同時にロジツク「１」状態に変化し、（第４及び
５列）、よつて、アンド・ゲート４４の出力（第
６列）がロジツク「１」状態になる。アンド・ゲ
ート出力に現われたロジツク「１」状態により、
メモリ・レベル制御回路４０のイベント入力端子
に信号を供給し、メモリ・レベル制御ワードを変
化させて、RAM３４及び３６の次の連続したメ
モリ・レベル（レベル0001）をアドレス指定す
る。表の第９行では、RAM３４及び３６のア
ドレス端子A₀―A₅に供給されたビツト・パター
ンがワードＢの対応ビツト・パターン・セグメン
トに一致しない。よつて、RAM３４及び３６の
D₀出力がロジツク「０」状態に戻る。最終的に
ワード・シーケンスを検出すると、回路４０が他
の回路（図示せず）用の出力信号を発生する。メモリ・レベルをアドレス指定するためのアド
レス端子の数を減らしたり、又は増したりして、
夫々短い又は長いワード順序の認識を行なうよう
に上述の回路を変更できることが、当業者には理
解できよう。これは、メモリ・レベル選択ワード
におけるビツト数を対応して減少又は増加するこ
とになる。同様に、所定メモリ・レベルにおけるメモリ・
ロケーシヨンをアドレス指定するためのアドレス
端子数を減少又は増加することにより、回路が認
識可能な情報ワードの最大ビツト数を夫々減少又
は増加できる。回路内に１個のRAMを用いることにより、ビ
ツト数が非常に小さい情報ワードを検出できる。
この回路の変更には、アンド・ゲート４４を除去
し、そのRAMの出力端子D₀をメモリ・レベル制
御回路４０のイベント入力端子に直接に接続す
る。並列ビツト数が非常に大きい情報ワードを扱
うには、増加したビツト用に別のRAM素子を設
ける。そして、アドレス指定回路４２の並列ビツ
ト出力端子を付加したRAMの各々のアドレス端
子に電気的に接続し、これら各RAMのD₀出力を
アンド・ゲートの付加した入力端子に供給する。
必要数の入力及び出力端子を有するラツチ回路２
６及び２８並びにマルチプレクサ３０及び３２を
介して、情報ワードの付加した並列ビツトを必要
数の残りのアドレス端子に転送する。 RAM３４及び３６と並列に付加したRAM素
子をカスケード接続し、すべての対応するアドレ
ス端子及びＷ／Ｒ入力信号線を相互接続すること
により、複数のRAM素子の出力端子D₀からの並
列ビツト出力に付加したRAM素子用の１ビツト
以上のパターン認識情報出力が含まれた順序認識
器を提供できる。このような構成において、
RAMロード回路３８は付加的な出力を発生し、
所望パターン認識情報を付加したRAM素子のD_I
入力端子に供給する。すべてのRAMのD₀出力を
アンド・ゲート４４の異なる入力端子に供給す
る。パターン認識情報は、カスケード接続した
RAM素子の数に等しいビツト数の並列ビツトで
構成する。発明の効果上述の如く本発明のデジタル・ワード順序認識
器によれば、検出するワード及びメモリ・レベル
に応じたデジタル・パターンをメモリに記憶し、
このメモリのアドレス端子に入力デジタル・ワー
ド及びメモリ・レベル選択ワードを供給し、メモ
リの出力信号に応じてメモリ・レベル選択ワード
を変化させている。よつて、簡単な構成で、デジ
タル・ワードの流れにおいて所定順序で複数の所
定ワードが発生したことを認識（検出）できる。

【図面の簡単な説明】

第１図は従来のデジタル・ワード順序認識器を
示すブロツク図、第２図は本発明の好適な第１実
施例を示すブロツク図、第３図は本発明の好適な
第２実施例を示すブロツク図である。図において、１８及び４０〜４２はアドレス指
定手段、２０，２２，３４及び３６はメモリ手段
である。

Claims

【特許請求の範囲】

１所定デジタル・ワード及びメモリ・レベルに
応じたデジタル・パターンを記憶し、複数のアド
レス端子の第１部分に入力デジタル・ワードを受
けるメモリ手段と、該メモリ手段からの出力信号
に応じて変化するメモリ・レベル選択ワードを発
生し、該選択ワードを上記メモリ手段の上記複数
のアドレス端子の第２部分に供給するアドレス指
定手段とを具え、上記入力デジタル・ワードに所
定ワードが所定順序で発生したことを認識するこ
とを特徴とするデジタル・ワード順序認識器。