JPH0225276Y2 - - Google Patents
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- JPH0225276Y2 JPH0225276Y2 JP17597584U JP17597584U JPH0225276Y2 JP H0225276 Y2 JPH0225276 Y2 JP H0225276Y2 JP 17597584 U JP17597584 U JP 17597584U JP 17597584 U JP17597584 U JP 17597584U JP H0225276 Y2 JPH0225276 Y2 JP H0225276Y2
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- conductive layer
- lead pins
- wiring board
- predetermined
- jig
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- Expired
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- 239000003990 capacitor Substances 0.000 description 1
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Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、ハイブリツドIC等を対象とする電
子回路のシールド構造に関するものである。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to a shield structure for electronic circuits such as hybrid ICs.
従来のハイブリツドICとして第4図および第
5図の構造のものが知られている。同図において
1は配線基板でその一側面には複数のリードピン
2a,2b,2c,…を備えており、3a,3
b,3cはトランジスタ、抵抗、コンデンサ等の
個別の回路部品であり上記配線基板1上に取り付
けられたものである。
Conventional hybrid ICs having structures shown in FIGS. 4 and 5 are known. In the figure, 1 is a wiring board, and one side thereof is equipped with a plurality of lead pins 2a, 2b, 2c, . . . , 3a, 3
Reference numerals b and 3c are individual circuit components such as transistors, resistors, and capacitors, which are mounted on the wiring board 1.
4は回路部品3を含む配線基板1表面を覆う絶
縁層、5は絶縁層4表面に形成されたシールド用
導電層である。 4 is an insulating layer covering the surface of the wiring board 1 including the circuit component 3, and 5 is a conductive layer for shielding formed on the surface of the insulating layer 4.
このような構造のハイブリツドICをシールド
する場合、上記導電層5と複数のリードピン2の
うちのアースピンに相当するものとシールド導電
層5の導通をとる必要があるが、従来においては
不所望のリードピンに対してテーピング等の手段
によつて覆つた状態で両者間に導電層6を設ける
ことによりシールド構造が形成されていた。 When shielding a hybrid IC with such a structure, it is necessary to establish electrical continuity between the conductive layer 5 and the shield conductive layer 5 with one of the plurality of lead pins 2 that corresponds to the ground pin. A shield structure has been formed by providing a conductive layer 6 between the two and covering them by means such as taping.
そのようにしてシールド構造を形成する場合、
導電層を形成したくない領域を部分的に覆うため
のマスキング作業に手間がかかるという問題があ
り、コストアツプが避けられなかつた。
When forming a shield structure in this way,
There is a problem in that it takes time and effort to perform masking work to partially cover areas where it is not desired to form a conductive layer, and an increase in costs is unavoidable.
本考案は以上の問題点に対処してなされたもの
で、簡単なマスキング作業により形成されること
ができる電子回路のシールド構造を提供すること
を目的とするものである。
The present invention has been made in response to the above problems, and it is an object of the present invention to provide a shield structure for electronic circuits that can be formed by a simple masking operation.
この目的を達成するために本考案は、複数のリ
ードピンを有する配線基板上に所定の回路素子が
取り付けられ回路素子を含む配線基板表面が絶縁
層によつて覆われてなる電子回路において、上記
リードピンのうち所定のもののみを露出するよう
な露出窓を備えた治具によつて他のリードピンが
覆われた状態でシールド用導電層と所定のリード
ピンとを接続する導電層が形成されるようにした
電子回路のシールド構造を提供するものである。 To achieve this object, the present invention provides an electronic circuit in which a predetermined circuit element is mounted on a wiring board having a plurality of lead pins, and the surface of the wiring board including the circuit element is covered with an insulating layer. A conductive layer connecting the shield conductive layer and a predetermined lead pin is formed while other lead pins are covered by a jig equipped with an exposure window that exposes only a predetermined lead pin. The present invention provides a shielding structure for electronic circuits.
上記構成によればリードピンのうち所定のもの
のみを露出するような露出窓を備えた治具によつ
てリードピンが覆われた状態で配線基板表面の絶
縁層上にシールド用導電層と、該シールド用導電
層と上記所定のリードピンとを接続する導電層と
が同時に形成されるので、簡単なマスキング作業
によりIC回路のシールド構造を得ることができ
る。
According to the above configuration, a conductive layer for shielding is provided on the insulating layer on the surface of the wiring board while the lead pins are covered with a jig having an exposure window that exposes only a predetermined portion of the lead pins. Since the conductive layer for connecting the conductive layer and the conductive layer for connecting the predetermined lead pins are formed at the same time, a shield structure for the IC circuit can be obtained by a simple masking operation.
以下図面を参照して本考案を説明する。 The present invention will be explained below with reference to the drawings.
第1図は本考案実施例による電子回路のシール
ド構造を示す斜視図で第1図と同一部分は同一番
号で示し、7は治具で配線基板1の複数のリード
ピン2のうち所定のもののみを露出するような露
出窓8を備えている。この治具7によつて複数の
リードピン2を覆つた状態で導電物質の溶液にデ
ツプ処理することにより、上記露出窓8により露
出された所定のリードピンと配線基板1表面の絶
縁層上にシールド用導電層5と、該導電層5と上
記所定のリードピンとを接続する導電層6が簡易
に形成される。 FIG. 1 is a perspective view showing the shielding structure of an electronic circuit according to an embodiment of the present invention. The same parts as in FIG. It is provided with an exposure window 8 that exposes. By covering the plurality of lead pins 2 with this jig 7 and applying a dip treatment in a solution of a conductive material, a shielding layer is formed on the predetermined lead pins exposed through the exposure window 8 and the insulating layer on the surface of the wiring board 1. A conductive layer 5 and a conductive layer 6 connecting the conductive layer 5 and the predetermined lead pins are easily formed.
第2図は治具7をリードピン2に未だ差し込ま
ない前の配置状態を示し、9はリードピン差込用
溝である。 FIG. 2 shows the arrangement before the jig 7 is inserted into the lead pin 2, and 9 is a groove for inserting the lead pin.
第3図は実際に配線基板1に対して導電層6を
形成する態様を示し、共通のリードフレーム10
上に一体的に配置されている複数の配線基板1に
対して、各々任意の露出窓を備えた治具7を適用
することにより、所定のリードピンと配線基板1
表面の導電層5及び導電層6を同時に形成するこ
とができる。 FIG. 3 shows a mode in which a conductive layer 6 is actually formed on a wiring board 1, and shows a common lead frame 10.
By applying a jig 7 each having an arbitrary exposure window to a plurality of wiring boards 1 that are integrally arranged on the wiring board 1, predetermined lead pins and wiring boards 1 can be attached.
The surface conductive layer 5 and the conductive layer 6 can be formed at the same time.
この導電層5,6を形成するための手段として
はデツプ処理に限らず、メツキ処理等の他の手段
を用いることもでき要するに導電層を形成できる
手段であれば任意のものを選択することができ
る。 The means for forming the conductive layers 5 and 6 is not limited to deep treatment, but other means such as plating can also be used, and in short, any means can be selected as long as it is capable of forming conductive layers. can.
以上のような本考案によれば、リードピンのう
ち所定のもののみを露出するような露出窓を備え
た治具によつてリードピンが覆われた状態で配線
基板表面にシールド用導電層及び該導電層と上記
所定のリードピンとを接続する導電層が同時に形
成されるので、治具をリードピンに差し込むだけ
でマスキング作業を完了するので手間がかからな
くなる。
According to the present invention as described above, the conductive layer for shielding and the conductive layer are coated on the surface of the wiring board with the lead pins covered by a jig equipped with an exposure window that exposes only a predetermined portion of the lead pins. Since the conductive layer connecting the layer and the predetermined lead pin is formed at the same time, the masking work can be completed simply by inserting the jig into the lead pin, which saves time and effort.
よつて作業が能率的となるのでコストダウンを
計ることができる。 As a result, work becomes more efficient and costs can be reduced.
第1図および第2図、第3図は共に本考案実施
例を示す上面図および斜視図、第4図および第5
図は従来例を示す断面図および上面図である。
1……配線基板、2……リードピン、3……回
路部品、4……絶縁層、5,6……導電層、7…
…治具、8……露出窓、9……カセツトテープ挿
入口。
Figures 1, 2, and 3 are top and perspective views showing an embodiment of the present invention, and Figures 4 and 5 are
The figures are a sectional view and a top view showing a conventional example. DESCRIPTION OF SYMBOLS 1... Wiring board, 2... Lead pin, 3... Circuit component, 4... Insulating layer, 5, 6... Conductive layer, 7...
...Jig, 8...Exposure window, 9...Cassette tape insertion slot.
Claims (1)
回路素子が取り付けられ回路素子を含む配線基板
表面が絶縁層によつて覆われてなる電子回路にお
いて、上記リードピンのうち所定のもののみを露
出するような露出窓を備えた治具によつて他のリ
ードピンが覆われた状態でシールド用導電層と所
定のリードピンとを接続する導電層が形成されて
なることを特徴とする電子回路のシールド構造。 In an electronic circuit in which a predetermined circuit element is mounted on a wiring board having a plurality of lead pins, and the surface of the wiring board including the circuit element is covered with an insulating layer, there is a method in which only the predetermined lead pins are exposed. A shield structure for an electronic circuit, characterized in that a conductive layer connecting a shielding conductive layer and a predetermined lead pin is formed with other lead pins covered by a jig with an exposed window.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597584U JPH0225276Y2 (en) | 1984-11-20 | 1984-11-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597584U JPH0225276Y2 (en) | 1984-11-20 | 1984-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190293U JPS6190293U (en) | 1986-06-12 |
| JPH0225276Y2 true JPH0225276Y2 (en) | 1990-07-11 |
Family
ID=30733573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17597584U Expired JPH0225276Y2 (en) | 1984-11-20 | 1984-11-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225276Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756911B2 (en) * | 1988-09-26 | 1995-06-14 | 太陽誘電株式会社 | Method for manufacturing hybrid integrated circuit device |
-
1984
- 1984-11-20 JP JP17597584U patent/JPH0225276Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6190293U (en) | 1986-06-12 |
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