JPH0225295B2 - - Google Patents
Info
- Publication number
- JPH0225295B2 JPH0225295B2 JP56045083A JP4508381A JPH0225295B2 JP H0225295 B2 JPH0225295 B2 JP H0225295B2 JP 56045083 A JP56045083 A JP 56045083A JP 4508381 A JP4508381 A JP 4508381A JP H0225295 B2 JPH0225295 B2 JP H0225295B2
- Authority
- JP
- Japan
- Prior art keywords
- comparison
- capacitor
- successive approximation
- voltage
- vref
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は逐次比較型のＡ／Ｄ変換方式に関す
る。
る。
逐次比較型のアナログ・デイジタル（Ａ／Ｄ）
コンバータは、第１図に示す如き構成を有する。
本例は４ビツトの分解能を持つDACのブロツク
図で、COMPはアナログ入力電圧VAと基準電圧
Vrefとを比較する比較器、SARは４ビツトB3〜
B0の逐次比較レジスタ（B3がMSBで、B0が
LSB）、DACはレジスタSARのデジタル出力D3
〜D0をアナログ値に逆変換する局部Ｄ／Ａコン
バータである。基準電圧Vrefは、アナログ入力
電圧VAの許容最大値を規定する電圧VREF（一般に
は電源電圧）をレジスタSARの出力D3〜D0に応
じて抵抗分割したもので、D3〜D0が1111のとき
に最大値となり、0000のときに最小値となる。
コンバータは、第１図に示す如き構成を有する。
本例は４ビツトの分解能を持つDACのブロツク
図で、COMPはアナログ入力電圧VAと基準電圧
Vrefとを比較する比較器、SARは４ビツトB3〜
B0の逐次比較レジスタ（B3がMSBで、B0が
LSB）、DACはレジスタSARのデジタル出力D3
〜D0をアナログ値に逆変換する局部Ｄ／Ａコン
バータである。基準電圧Vrefは、アナログ入力
電圧VAの許容最大値を規定する電圧VREF（一般に
は電源電圧）をレジスタSARの出力D3〜D0に応
じて抵抗分割したもので、D3〜D0が1111のとき
に最大値となり、0000のときに最小値となる。
通常の逐次比較方式ではレジスタSARのB3〜
B0に1000をセツトして比較動作を開始する。B3
〜B0が1000であるとVref＝1/2VREFとなり、入力
電圧VAは先ず1/2VREFと比較される。そしてVA＞
VrefであればレジスタSARのB3〜B0を1100に
し、次にVref＝3/4VREFとVAを比較する。逆に
Vref＝1/2VREF時にVA＜Vrefであればレジスタ
SARのB3〜B0を0100にしてVref＝1/4VREFとVA
を比較する。このようにして最上位ビツトB3か
ら順次１ビツトずつ比較して最終的に全ビツト
B3〜B0を決定し、入力VAに対するＡ／Ｄ変換を
完了する。この逐次比較方式の特色は、初期にレ
ジスタSARに1000をセツトして入力VAを1/2VREF
と比較し、比較結果に応じて基準電圧を半分だけ
（1/4VREF、1/8VREF等）増減し、という操作を繰
り返して行く点にあるが、Ａ／Ｄ変換器に従つて
比較器COMPなどがMOSトランジスタで構成さ
れる場合には次の様な問題を生じる。
B0に1000をセツトして比較動作を開始する。B3
〜B0が1000であるとVref＝1/2VREFとなり、入力
電圧VAは先ず1/2VREFと比較される。そしてVA＞
VrefであればレジスタSARのB3〜B0を1100に
し、次にVref＝3/4VREFとVAを比較する。逆に
Vref＝1/2VREF時にVA＜Vrefであればレジスタ
SARのB3〜B0を0100にしてVref＝1/4VREFとVA
を比較する。このようにして最上位ビツトB3か
ら順次１ビツトずつ比較して最終的に全ビツト
B3〜B0を決定し、入力VAに対するＡ／Ｄ変換を
完了する。この逐次比較方式の特色は、初期にレ
ジスタSARに1000をセツトして入力VAを1/2VREF
と比較し、比較結果に応じて基準電圧を半分だけ
（1/4VREF、1/8VREF等）増減し、という操作を繰
り返して行く点にあるが、Ａ／Ｄ変換器に従つて
比較器COMPなどがMOSトランジスタで構成さ
れる場合には次の様な問題を生じる。
つまり、第２図ａに示す比較器COMPはMOS
トランジスタT1〜T3、容量C0およびMOSインバ
ータG1を用いて構成され、次の様に動作する。
先ずクロツクBALをＨ（ハイ）にしてトランジス
タT1，T3を導通させると、入力電圧VAと点N2の
電圧との差によつて容量C0が充電される。点N2
の電圧は、トランジスタT3によつてインバータ
G1の入、出端が短絡されているので、それらの
中間電位Vxである。この後クロツクBALをＬに
するとトランジスタT1，T3がオフになるので、
容量C0には（VA−VX）に応じた電荷が保存され
る。つまり入力VAがサンプリングされたことに
なる。第２図ｂはトランジスタT3がオンである
時の点N2の電圧VXを示し、該電圧はインバータ
G1の入力VINと出力Voutの中間電位になる。容量
C0に蓄積された電荷ＱはＱ＝C0（VA−VX）であ
る。比較動作に入るとクロツクCPをＨにしてト
ランジスタT2をオンにし、１回目はVref＝1/2
VREFをN1点に印加する。このときVref＞VAであ
ればN2点は突き上げられてVX以上になり、イン
バータG1の出力はＬになる。逆にVref＜VAであ
ればN2点はVX以下になつてインバータG1の出力
はＨになる。この出力OUTのＬ、Ｈが比較結果
となるが、問題はVref＜VAのときである。
トランジスタT1〜T3、容量C0およびMOSインバ
ータG1を用いて構成され、次の様に動作する。
先ずクロツクBALをＨ（ハイ）にしてトランジス
タT1，T3を導通させると、入力電圧VAと点N2の
電圧との差によつて容量C0が充電される。点N2
の電圧は、トランジスタT3によつてインバータ
G1の入、出端が短絡されているので、それらの
中間電位Vxである。この後クロツクBALをＬに
するとトランジスタT1，T3がオフになるので、
容量C0には（VA−VX）に応じた電荷が保存され
る。つまり入力VAがサンプリングされたことに
なる。第２図ｂはトランジスタT3がオンである
時の点N2の電圧VXを示し、該電圧はインバータ
G1の入力VINと出力Voutの中間電位になる。容量
C0に蓄積された電荷ＱはＱ＝C0（VA−VX）であ
る。比較動作に入るとクロツクCPをＨにしてト
ランジスタT2をオンにし、１回目はVref＝1/2
VREFをN1点に印加する。このときVref＞VAであ
ればN2点は突き上げられてVX以上になり、イン
バータG1の出力はＬになる。逆にVref＜VAであ
ればN2点はVX以下になつてインバータG1の出力
はＨになる。この出力OUTのＬ、Ｈが比較結果
となるが、問題はVref＜VAのときである。
例えばVREF＝3.5V、VA＝3.5Vと仮定すると、
VXの値にｎチヤネルＥ／Ｄタイプでは通常1.25V
程度なので、サンプリングによつて容量C0の両
端には VA−VX＝3.5V−1.25V＝2.25V の電位差が発生する。この状態で第１段階の比較
動作に入るとN1点が Vref＝1/2VREF＝1.75V に低下するので、N2点はそれより2.25V低い−
0.5Vとなる。この場合トランジスタT3がｎチヤ
ネルであれば、第２図ｃのように基板Subがｐ型
であつて通常接地（OV）されているので、N2点
が負電位になれば基板−ソース間が順方向とな
り、容量C0の高電荷がN2＝OVなるまで抜けてし
まう。これでは容量C0にサンプリング時の電荷
が保存されないので、Ａ／Ｄ変換の精度は低下す
る。第２図ａの比較器は構成が簡単であるという
利点がある反面、Vref、VAの関係によつて電荷
洩れが発生するという問題がある。
VXの値にｎチヤネルＥ／Ｄタイプでは通常1.25V
程度なので、サンプリングによつて容量C0の両
端には VA−VX＝3.5V−1.25V＝2.25V の電位差が発生する。この状態で第１段階の比較
動作に入るとN1点が Vref＝1/2VREF＝1.75V に低下するので、N2点はそれより2.25V低い−
0.5Vとなる。この場合トランジスタT3がｎチヤ
ネルであれば、第２図ｃのように基板Subがｐ型
であつて通常接地（OV）されているので、N2点
が負電位になれば基板−ソース間が順方向とな
り、容量C0の高電荷がN2＝OVなるまで抜けてし
まう。これでは容量C0にサンプリング時の電荷
が保存されないので、Ａ／Ｄ変換の精度は低下す
る。第２図ａの比較器は構成が簡単であるという
利点がある反面、Vref、VAの関係によつて電荷
洩れが発生するという問題がある。
本発明はこの点を改善するために、比較動作に
入る時に最初に与える基準電圧を、比較回答に含
まれるPN接合を順バイアスして比較用キヤパシ
タの電荷漏洩を生じないようにする高い電圧に設
定する、換言すればMSBからの比較に統一して
しまうのではなくそれを外したMSB以降のビツ
トの比較（MSB＝１とする）から始めようとす
るものである。本発明の逐次比較型Ａ／Ｄ変換方
式は、アナログ入力電圧をサンプリングして
MOS素子からなる比較回路の容量に蓄積し、そ
して逐次比較レジスタ内のデータをＤ／Ａ変換し
た逐次比較基準電圧を該容量の入力側電極に印加
し、該容量の出力側電極の電位に応じた高、低出
力を生じる逐次比較型Ａ／Ｄ変換方式において、
該レジスタの最上位から複数ビツトに“１”をセ
ツトして下位ビツト順から順次予備比較を行な
い、その結果得られたデータを基に、該容量の出
力側電極に接続されたMOS素子に加わる電圧が
該MOS素子のPN接合を順バイアスとしないよう
に逐次比較基準電圧を切期設定して最上位ビツト
から最下位ビツトにかけて順次本比較を行なうこ
とを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
入る時に最初に与える基準電圧を、比較回答に含
まれるPN接合を順バイアスして比較用キヤパシ
タの電荷漏洩を生じないようにする高い電圧に設
定する、換言すればMSBからの比較に統一して
しまうのではなくそれを外したMSB以降のビツ
トの比較（MSB＝１とする）から始めようとす
るものである。本発明の逐次比較型Ａ／Ｄ変換方
式は、アナログ入力電圧をサンプリングして
MOS素子からなる比較回路の容量に蓄積し、そ
して逐次比較レジスタ内のデータをＤ／Ａ変換し
た逐次比較基準電圧を該容量の入力側電極に印加
し、該容量の出力側電極の電位に応じた高、低出
力を生じる逐次比較型Ａ／Ｄ変換方式において、
該レジスタの最上位から複数ビツトに“１”をセ
ツトして下位ビツト順から順次予備比較を行な
い、その結果得られたデータを基に、該容量の出
力側電極に接続されたMOS素子に加わる電圧が
該MOS素子のPN接合を順バイアスとしないよう
に逐次比較基準電圧を切期設定して最上位ビツト
から最下位ビツトにかけて順次本比較を行なうこ
とを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
第３図は本発明の一実施例を示す説明図で、レ
ジスタSARの内容変化を示すものである。本発
明のＡ／Ｄ変換方式は説明を簡単にするために
「予備比較」と「本比較」に分けられる。本比較
は従来と同様に基準電圧をもとに最上位ビツトか
ら順次B3，B2，……の順に比較を進める過程で
ある。これに対し予備比較は下位ビツト側から比
較動作をする過程である。第３図の例はレジスタ
SARのB3〜B0に1100をセツトして第２ビツトB2
の予備比較を行なう場合を示す。B3〜B0が1100
であると、第２図の条件では Vref＝3/4VREF＝2.625V となる。これがN1点の電位となるので前記の容
量C0の電圧が2.25Vのときは N2＝N1−2.25V＝＋0.4V となり、容量C0の電荷が放電することはない。
この状態で比較を行ない、VA＞Vrefであれば本
比較の初期基準電圧は3/4VREFとし、SARに1100
をセツトする。この予備比較は第２ビツトB2を
１にするか否かの判定であるとも言え、最上位ビ
ツトB3は前述のように初めから１にセツトする
様に決めておく。予備比較でVA＜Vrefであれば
B2＝０としてSARに1000をセツトする。従つて
本比較は初期値が1100か1000でスタートする。本
比較の各過程は従来と同様である。例えば初期値
が1000で最上位ビツトB3を比較したとすれば、
VA大であれば1100に、またVA小であれば0100に
SAR内を書き直す。そして同様の動作を最下位
ビツトB0まで繰り返す。
ジスタSARの内容変化を示すものである。本発
明のＡ／Ｄ変換方式は説明を簡単にするために
「予備比較」と「本比較」に分けられる。本比較
は従来と同様に基準電圧をもとに最上位ビツトか
ら順次B3，B2，……の順に比較を進める過程で
ある。これに対し予備比較は下位ビツト側から比
較動作をする過程である。第３図の例はレジスタ
SARのB3〜B0に1100をセツトして第２ビツトB2
の予備比較を行なう場合を示す。B3〜B0が1100
であると、第２図の条件では Vref＝3/4VREF＝2.625V となる。これがN1点の電位となるので前記の容
量C0の電圧が2.25Vのときは N2＝N1−2.25V＝＋0.4V となり、容量C0の電荷が放電することはない。
この状態で比較を行ない、VA＞Vrefであれば本
比較の初期基準電圧は3/4VREFとし、SARに1100
をセツトする。この予備比較は第２ビツトB2を
１にするか否かの判定であるとも言え、最上位ビ
ツトB3は前述のように初めから１にセツトする
様に決めておく。予備比較でVA＜Vrefであれば
B2＝０としてSARに1000をセツトする。従つて
本比較は初期値が1100か1000でスタートする。本
比較の各過程は従来と同様である。例えば初期値
が1000で最上位ビツトB3を比較したとすれば、
VA大であれば1100に、またVA小であれば0100に
SAR内を書き直す。そして同様の動作を最下位
ビツトB0まで繰り返す。
これに対し初期値を1100でスタートした本比較
は、予備比較において1100に関してはVA＞Vref
という条件が満たされているので、、いきなり第
１ビツトB1の比較から始めてもよい。但し、そ
の様にすると回路構成が複雑になること、および
雑音等の影響で容量C0の電荷に僅かな変動が生
じている恐れもあるので、念のため最上位ビツト
B3から始める。予備比較の結果から明らかなよ
うに本比較ではB3，B2まで1100に変りのない比
較結果が得られる筈である。本比較では第１ビツ
トB1に至るとここで初めてVA大、小に判定結果
が分かれ、当該ビツトを“１”または“０”に
し、こうして最下位ビツトB0まで進む。なおこ
のVA＞Vrefのケースでは電荷漏洩が生じた恐れ
があるので、VAに大きな値がでた場合は、容量
C0へのサンプリングより高いVrefから比較して
みる。
は、予備比較において1100に関してはVA＞Vref
という条件が満たされているので、、いきなり第
１ビツトB1の比較から始めてもよい。但し、そ
の様にすると回路構成が複雑になること、および
雑音等の影響で容量C0の電荷に僅かな変動が生
じている恐れもあるので、念のため最上位ビツト
B3から始める。予備比較の結果から明らかなよ
うに本比較ではB3，B2まで1100に変りのない比
較結果が得られる筈である。本比較では第１ビツ
トB1に至るとここで初めてVA大、小に判定結果
が分かれ、当該ビツトを“１”または“０”に
し、こうして最下位ビツトB0まで進む。なおこ
のVA＞Vrefのケースでは電荷漏洩が生じた恐れ
があるので、VAに大きな値がでた場合は、容量
C0へのサンプリングより高いVrefから比較して
みる。
第４図は本発明の他の実施例であり、この場合
は予備比較を第１ビツトB1から始めるものであ
る。このため第２ビツトB2の比較結果によつて
本比較の初期値が３通り（1000、1100、1110）に
なる。この場合でも本比較は同様に行なわれる。
更にこの考えを進めればB3〜B0を1111として第
０ビツトB0から順次B1，B2へと予備比較をする
ことができる。この場合は最も高い基準電圧から
比較を開始するので電荷漏洩の問題はないが、所
要時間は長い。
は予備比較を第１ビツトB1から始めるものであ
る。このため第２ビツトB2の比較結果によつて
本比較の初期値が３通り（1000、1100、1110）に
なる。この場合でも本比較は同様に行なわれる。
更にこの考えを進めればB3〜B0を1111として第
０ビツトB0から順次B1，B2へと予備比較をする
ことができる。この場合は最も高い基準電圧から
比較を開始するので電荷漏洩の問題はないが、所
要時間は長い。
実際に逐次比較型Ａ／Ｄコンバータを構成する
に当り、予備比較を何段階入れるかは、アナログ
電圧の許容最大値との兼ね合いで決まる。例えば
VREF＝3.5V、VA＝3.5V、VX＝1.25Vであれば Vref＞VA−VX＝2.25V となるようにVREFの分割比を定めればよいので、
B3〜B0が1100でVref＝3/4VREF＝2.625Vは適切で
あるが、B3〜B0をこれ以上にすること、つまり
1110としたり1111として予備比較することは不要
である。しかし、VREF＝10V、VA＝10V、VX＝
1.25Vであると Vref＞VA−VX＝8.75V であるから、予備比較の初期値B3〜B0が1100で
は Vref＝３／４VREF＝7.5V となつて上記条件を満たせない。この場合には
B3〜B0を1110または1111にする。
に当り、予備比較を何段階入れるかは、アナログ
電圧の許容最大値との兼ね合いで決まる。例えば
VREF＝3.5V、VA＝3.5V、VX＝1.25Vであれば Vref＞VA−VX＝2.25V となるようにVREFの分割比を定めればよいので、
B3〜B0が1100でVref＝3/4VREF＝2.625Vは適切で
あるが、B3〜B0をこれ以上にすること、つまり
1110としたり1111として予備比較することは不要
である。しかし、VREF＝10V、VA＝10V、VX＝
1.25Vであると Vref＞VA−VX＝8.75V であるから、予備比較の初期値B3〜B0が1100で
は Vref＝３／４VREF＝7.5V となつて上記条件を満たせない。この場合には
B3〜B0を1110または1111にする。
従つて全ての条件に適合させるためには前述の
ようにB3〜B0を1111として予備比較をB0，B1，
B2の順に行ない、その結果得られた符号列B3〜
B0をもとに本比較をB3，B2，B1，B0の順に行な
えばよい。この様にしたときのＡ／Ｄ変換時間は
通常の２倍以上であり、N2点の負電位化は全く
ない。しかし、予め予備比較の初期値が1100で良
い。と判つている場合等はその様にして変換時間
を短縮するのが得策である。
ようにB3〜B0を1111として予備比較をB0，B1，
B2の順に行ない、その結果得られた符号列B3〜
B0をもとに本比較をB3，B2，B1，B0の順に行な
えばよい。この様にしたときのＡ／Ｄ変換時間は
通常の２倍以上であり、N2点の負電位化は全く
ない。しかし、予め予備比較の初期値が1100で良
い。と判つている場合等はその様にして変換時間
を短縮するのが得策である。
以上述べたように本発明によれば、MOSトラ
ンジスタで構成される比較器における蓄積容量内
の電荷（アナログ電圧サンプル値）が変化しない
ので、変換精度を低下させずに済む利点がある。
ンジスタで構成される比較器における蓄積容量内
の電荷（アナログ電圧サンプル値）が変化しない
ので、変換精度を低下させずに済む利点がある。
第１図は逐次比較型Ａ／Ｄコンバータのブロツ
ク図、第２図はMOSトランジスタで構成された
比較器の説明図、第３図および第４図は本発明の
実施例を示す説明図である。 図中、COMPは比較器、SARは逐次比較レジ
スタ、DACはＤ／Ａコンバータ、C0は容量、T1
〜T3はMOSトランジスタ、G1はMOSインバー
タである。
ク図、第２図はMOSトランジスタで構成された
比較器の説明図、第３図および第４図は本発明の
実施例を示す説明図である。 図中、COMPは比較器、SARは逐次比較レジ
スタ、DACはＤ／Ａコンバータ、C0は容量、T1
〜T3はMOSトランジスタ、G1はMOSインバー
タである。
Claims (1)
- １ アナログ入力電圧をサンプリングしてMOS
素子からなる比較回路の容量に蓄積し、そして逐
次比較レジスタ内のデータをＤ／Ａ変換した逐次
比較基準電圧を該容量の入力側電極に印加し、該
容量の出力側電極の電位に応じた高、低出力を生
じる逐次比較型Ａ／Ｄ変換方式において、該レジ
スタの最上位から複数ビツトに“１”をセツトし
て下位ビツト側から順次予備比較を行ない、その
結果得られたデータを基に該容量の出力側電極に
接続されたMOS素子に加わる電圧が該MOS素子
のPN接合を順バイアスとしないように逐次比較
基準電圧を初期設定して最上位ビツトから最下位
ビツトにかけて順次本比較を行なうことを特徴と
する逐次比較型Ａ／Ｄ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4508381A JPS57160219A (en) | 1981-03-27 | 1981-03-27 | Sequential comparison type a/d conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4508381A JPS57160219A (en) | 1981-03-27 | 1981-03-27 | Sequential comparison type a/d conversion system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57160219A JPS57160219A (en) | 1982-10-02 |
| JPH0225295B2 true JPH0225295B2 (ja) | 1990-06-01 |
Family
ID=12709427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4508381A Granted JPS57160219A (en) | 1981-03-27 | 1981-03-27 | Sequential comparison type a/d conversion system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57160219A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066526A (ja) * | 1983-09-22 | 1985-04-16 | Fujitsu Ltd | Ａ／ｄコンバ−タ |
| JPS6080727U (ja) * | 1983-11-09 | 1985-06-05 | タイガー魔法瓶株式会社 | 電気貯湯容器 |
| US5252976A (en) * | 1990-07-26 | 1993-10-12 | Fujitsu Limited | Sequential comparison type analog-to-digital converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55145430A (en) * | 1979-04-28 | 1980-11-13 | Yokogawa Hokushin Electric Corp | A/d converter |
-
1981
- 1981-03-27 JP JP4508381A patent/JPS57160219A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57160219A (en) | 1982-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Dingwall et al. | An 8-MHz CMOS subranging 8-bit A/D converter | |
| JP2744021B2 (ja) | 差分形アナログ・ディジタル変換器及びアナログ・ディジタル変換方法 | |
| US8633844B2 (en) | Performing digital windowing in an analog-to-digital converter (ADC) | |
| US10727857B2 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with switchable reference voltage | |
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| US11855654B2 (en) | Multichannel successive approximation analog-to-digital converter | |
| US5194867A (en) | Flash analog-to-digital converter employing least significant bit-representative comparative reference voltage | |
| KR950012977B1 (ko) | D/a 변환기 | |
| JP3810318B2 (ja) | アナログデジタル変換装置 | |
| US10491232B1 (en) | Successive approximation register (SAR) analog to digital converter (ADC) dynamic range extension | |
| JPH0681048B2 (ja) | Ａ／ｄ変換器 | |
| US5355135A (en) | Semi-flash A/D converter using switched capacitor comparators | |
| US5455583A (en) | Combined conventional/neural network analog to digital converter | |
| US4843393A (en) | D/A converter | |
| JPS6230539B2 (ja) | ||
| US6504500B1 (en) | A/D converter and A/D converting method | |
| JPH0225295B2 (ja) | ||
| US6906657B1 (en) | Successive approximation analog-to-digital converter with sample and hold element | |
| US6927723B2 (en) | A/D converter and A/D conversion method | |
| US20040189504A1 (en) | Semi-flash A/D converter with minimal comparator count | |
| JP3086638B2 (ja) | デジタル−アナログ変換回路およびアナログ−デジタル変換回路 | |
| JPH09266446A (ja) | アナログ・デジタル変換器及びそれを内蔵したシングルチップ・マイクロコンピュータ | |
| JPH05160727A (ja) | Ａ／ｄ変換器 | |
| US6335698B1 (en) | Programmable analog-to-digital converter with programmable non-volatile memory cells | |
| JP2548187B2 (ja) | アナログ・デジタル変換器 |