JPH02253738A - クロック乗換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 １゜ ■。

■。

■。

実施例と第１図との対応関係 第１実施例の構成および動作 第２実施例の構成および動作 第３実施例の構成および動作 ■、実施例のまとめ ■０発明の変形態様 発明の効果 〔概　要〕 例えば、異なるクロック信号に同期して動作する装置間
、あるいはブロック間でデータ伝送を行なう場合におけ
るクロック乗換回路に関し、クロック乗り換えの際の乗
り換えタイミングの調整を自動的に行なうことを目的と
し、第１クロックに同期して入力されたシリアルデータ
をパラレルデータに変換する第１変換手段と、第１変換
手段の出力のパラレルデータを格納し、このパラレルデ
ータを第２クロックに同期してシリアルに出力する第２
変換手段と、第２クロックに基づいて、第２変換手段に
おいてパラレルデータを格納するタイミングを指定する
ロード信号を生成するロード信号生成手段と、第１クロ
ックに基づいて、所定の範囲を指定する範囲指定信号を
生成する範囲指定信号生成手段と、ロード信号と範囲指
定信号とが所定の関係を満たしているか否かを判別する
判別１段とを備え、判別手段による判別結果に基づいて
、ロード信号生成手段によるロード信号の生成動作を制
御するように構成゛する。

〔産業上の利用分野〕

本発明は、異なるクロック信号に同期して動作する装置
間、あるいはブロック間でデータ伝送を行なう場合にお
けるクロック乗換回路に関するものである。

本明細書において、シリアルデータの同期信号をデータ
通信システムの一方の装置のクロック信号から他方の装
置の別のタロツク信号に切り換えることをクロック乗り
換えと称する。

（従来の技術） 例えば、衛星通信システムにおいては、高度な誤り訂正
を行なう必要があるため、送信データをたたみ込み符号
化し、受信側でビタビ復号器による復号を行なう方式が
用いられている。

このとき、例えば、たたみ込み符号化された６ビツトの
データから２ビツトのデータを間引いて４ビツトの符号
とするパンクチャド符号化が行なわれる場合がある。

この場合は、第８図に示すように、入力データは例えば
６ビツトシフトレジスタ８１１に第１クロックφ、（例
えば６？ＬＨｚ）に同期して導入され、シリアルデータ
からパラレルデータへと展開される。また、第１クロッ
クφ畠に基づいて、６分周回路８２１により第３クロッ
クφ、（例えば１に１（２）が生成され、また、位相同
期（ＰＬＬ）回路８４１により第３クロックφ、と位相
同期した第２クロックφ２　（例えば４ＭＨ２）が生成
される。

また、この第２クロックφ：に基づいて、４分周回路８
６１によりシフトレジスタ８５１にパラレルデータをロ
ードするタイミングを指定する第４クロックφ４　（例
えばＩＭＨ２）が生成される。

シフトレジスタ８１１の出力端子ＱＡ、Ｑｅ　。

Ｑ、、Ｑ、からの出力は、４ビツトフリツプフロツプ８
３１を介して、シフトレジスタ８５１に４ビツトのパラ
レルデータとしで導入される。

このようにして、たたみ込み符号化されたデータの６ビ
ツトのうち２ビツト（シフトレジスタ８１１の出力端子
Ｑ、、ＱＥからの出力）が間引かれ、また、シフトレジ
スタ８５１から第２クロックφ２に同期してシリアルに
出力される。これにより、第１クロックφ１から第２ク
ロックφ、へのクロックの乗り換えが行なわれる。

〔発明が解決しようとする課題］ ところで、上述した従来方式にあっては、フリップフロ
ップ８５１の入力は、第２クロックφ２の立ち上がりの
前後で不確定となる場合が生じる。

従って、この第３クロックφ、とシフトレジスタ８５１
にパラレルデータをロードするタイミングとが所定の関
係となる必要がある。このため、上述した所定の位相関
係を満たすような第２クロックφ、が生成されるように
、ＰＬＬ回路８４１を調整しなければならないという問
題点があった。

また、このような調整が必要であるために、りロック乗
換回路を集積回路化することは困難である。

本発明は、このような点にかんがみて創作されたもので
あり、クロック乗り換えの際の位相差の調整を自動的に
行なうようにしたクロック乗換回路を提供することを目
的としている。

〔課題を解決するための手段〕

第１同は、本発明のクロック乗換回路の原理ブロック図
である。

図において、第１変換手段１１１は、第１クロックに同
期して導入されたシリアルデータをパラレルデータに変
換する。

第２変換手段１１２は、第１変換手段１１１の出力のパ
ラレルデータを格納し、このパラレルデータを第２クロ
ックに同期してシリアルに出力する。

ロード信号生成手段１２１は、第２クロックに基づいて
、第２変換手段１１．２においてパラレルデータを格納
するタイミングを指定するロード信号を生成する。

範囲指定信号生成手段１２２は、第１クロックに基づい
て、所定の範囲を指定する範囲指定信号を生成する。

判別手段１２３は、ロード信号と範囲指定信号とが所定
の関係を満たしているか否かを判別する。

全体として、判別手段１２３による判別結果に基づいて
、ロード信号生成手段１２１によるロード信号の生成動
作を制御するように構成されζいる。

〔作　用〕

入力されたシリアルデータは、第１変換手段１１１によ
りパラレルデータに変換され、ロード信号生成手段１２
１によって生成されたロード信号に基づいて第２変換手
段１１２に格納される。

このとき、判別手段１２３により、ロード信号と範囲指
定信号生成手段１２２によって生成された範囲指定信号
とが所定の関係を満たしているか否かが判別され、この
判別結果に基づいて、ロード信号生成手段１２１による
ロード信号の生成動作が制御される。

本発明にあっては、判別手段１２３により、ロード信号
と範囲措定信号とが所定の関係を満たすように、ロード
信号生成手段１２１によるロード信号の生成動作が制御
される。これにより、クロック乗り換えを行なう際の位
相差の調整を自動的に行なうことができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の第１実施例におけるクロック乗換回
路の構成を示す。

■　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
おく。

第１変換手段１１ｍは、シフトレジスタ２１１゜フリッ
プフロップ 第２変換手段１１２は、シフトレジスタ２５１に相当す
る。

ロード信号生成手段１２ｍは、カウンタ２３１。

ＮＡＮＤゲート２３２に相当する。

範囲指定信号生成手段１２９は、カウンタ２２１に相当
する。

判別手段１２３は、Ｄ型フリップフロップ（Ｄ−ＦＦ）
２４　１，ＮＡＮＤゲート２４２に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

ＩＩＩ　　　　の　　および 第３図に第１実施例によるクロック乗換回路の動作を表
すタイミング図を示す。

第２図において、シフトレジスタ２１１および２ビツト
のカウンタ２２１のそれぞれのクロック端子には、第１
反転クロックφ１をインバータ２２４によって反転した
もの（以下、第１クロックφ１と称する）が入力されて
いる。

シフトレジスタ２１１は、この第１クロックφ（第３図
（ｂ）参照）に同期してシフト動作を行ない、入力デー
タ（第３図（ａ）参照）をパラレルデータに展開し、出
力端子ＱＡ、Ｑ−，Ｑｃ、Ｑｏからの出力を４ビツトの
フリップフロップ２１２に供給する。

カウンタ２２１は、上述した第１クロックφ１に同期し
た計数動作を行ない、出力端子ＱＡ、Ｑ１からの出力（
第３図（Ｃ）、　（ｄ）参照）をそれぞれＮＯＲゲート
２２２の２つの入力端子に供給する。

また、カウンタ２２１の出力端子Ｑ、からの出力は、ウ
ィンドウ信号ＷとしてＤ型フリップフロップ（Ｄ−ＦＦ
）２４　ｍの入力端子りに供給されている。

ＮＯＲゲート２２２の出力は、ＮＡＮＤゲート２２３の
入力端子の一方に入力されており、ＮＡＮ’Ｄゲート２
２３の入力端子の他方には、上述した第２反転クロック
φ１が入力されている。従って、ＮＡＮＤゲート２２３
から出力される区切り信号Ｓｌは、第３図（ｅ）に示す
ように、カウンタ２２１の出力端子ＱＡ、Ｑ、からの出
力がともに”１°”のとき°０“となり、第１クロック
φ、に同期して立ち上がるように変化する。

フリップフロップ２１２は、この区切り信号Ｓ、の立ち
上がりに同期して動作し、これにより、シフトレジスタ
２１１によって展開されたパラレルデータがフリップフ
ロップ２１２に一時保持されるとともに、シフトレジス
タ２５１に供給される（第３図（ｆ）、　＠、（ハ）、
（ｉ）参照）。

例えば、第３図のＡ時点のように、区切り信号Ｓ１の立
ち上がりに同期して、フリップフロップ２１２にはシフ
トレジスタ２１１の４ビツトの出力データ’Ｄ−４Ｊ、
・・・、’Ｄ−ｔＪが保持される。

同様にして、データ’Ｄ６Ｊ、・・・１’Ｄ３Ｊおよび
’Ｄ４Ｊ、・・・、’Ｄｔｊが保持される。

また、シフトレジスタ２５１．カウンタ２３１ａ、カウ
ンタ２３１ｂのそれぞれのクロック端子には、第２反転
クロックφ２をインバータ２４３によって反転したもの
（以下、第２クロックφ２と称する）が入力さているカ
ウンタ２３１ａは、この第２クロックφ２　（第３図（
ｊ）参照）に同期した計数動作を行ない、出力端子Ｃ０
から桁上げ信号Ｃａ（第３図（ト）参照）を出力して、
ＮＡＮＤゲート２３２の入力端子の一方に入力する。Ｎ
ＡＮＤゲート２３２の入力端子の他方は、Ｄ−ＦＦ２４
１の出力端子ｄに接続されている。このＮＡＮＤゲート
２３２の出力は、カウンタ２３１ｂの制御端子Ｅ、ｎに
供給されている。

カウンタ２３１ｂは、制御端子Ｅｎに１“が入力された
ときに、上述した第２クロックφ２に同期して計数動作
を行ない、“０”が入力されたときは計数動作を一時停
止する。

また、カウンタ２３１ｂの出力端子Ｃ０から出力される
桁上げ信号ｃｂは、ロード信号Ｓｔ　　（第３図に）参
照）としてシフトレジスタ２５１のロード端子りに供給
されている。

シフトレジスタ２５１は、例えば、このロード信号ＳＬ
の立ち下がりに同期してフリップフロップ２１２から供
給されたパラレルデータを格納し、この格納されたデー
タを第２クロックφ２に同期して１ビツトずつシリアル
に出力するように構成されている。

また、このロード信号Ｓｔ　は、ＮＡＮＤゲート２４２
の入力端子の一方に入力されており、ＮＡＮＤゲート２
４２の入力端子の他方には、上述した第２反転クロック
−２が入力されている。これにより、ＮＡＮＤゲート２
４２の出力はロード信号ＳＬと第２反転クロックφ２と
に応じて、ロード信号Ｓ、の立ち下がりの時点で立ち上
がるように変化する。

このＮＡＮＤゲート２４２の出力端子はＤ−ＦＦ２４１
のクロック端子に接続されており、ＤＦＦ２４ｍはこの
ＮＡＮＤゲート２４２の出力の立ち上がりに同期して、
入力端子りに導入されたウィンドウ信号Ｗの論理を反転
した論理を出力端子ｄから出力する（第３図（ｎ）参照
）。

ここで、上述したウィンドウ信号Ｗは、第３図（ｄ）に
示したように、ＮＡＮＤゲート２２３の出力の立ち上が
りの前後で第１クロックφ１の２周期分の時間だけ０”
となるように変化する。

ところで、フリップフロップ２１２の出力はこのＮＡＮ
Ｏゲート２２３の出力の立ち上がりの前後で不確定とな
り、一方、このウィンドウ信号Ｗが１゛である間は安定
している。このように、ウィンドウ信号Ｗが“１“であ
る区間はフリップフロップ２１２の出力が安定である区
間、即ち、シフトレジスタ２５１によるパラレルデータ
のロードが許される範囲に対応する。

例えば、第３図のＢ時点、のように、ロード信号ＳＬの
立ち下がりの時点でウィンドウ信号Ｗの論理が“１０　
ｍである場合は、Ｄ−ＦＦ２４１の出力端子ｄからの出
力は１”となる、一方、ウィンドウ信号Ｗの論理が“ｌ
”である場合は、Ｄ−ＦＦ２４１の出力端子ｄからの出
力はＯＩＩとなる。

従って、二〇〇−ＦＦ２４１の出力端子ｄからの出力の
論理により、ロード信号Ｓｔがウィンドウ信号Ｗで示さ
れた範囲に入っているか否かが判別される。

ロード信号ＳＬがウィンドウ信号Ｗで示された範囲に入
っていない場合は、第３図（ロ）に示すように、シフト
レジスタ２５１からの出力も不確定となる。この場合は
、カウンタ２３１ａの計数動作により、例えば第３図の
Ｃ時点で桁上げ信号Ｃａが出力されると、カウンタ２３
１ｂの制御端子Ｅｎへの入力は第２クロック信号φ２の
１周期分だけ“°０″”となる（第３図ψ）参照）。

これにより、第３図（ｑ）に示すように、カウンタ２３
１ｂの計数動作は第２クロック信号φ２の１周期分だけ
停止するので、次にカウンタ２３１ｂからロード信号Ｓ
Ｌ　（桁上げ出力Ｃｂ）が出力されるタイミングは、第
３図に）に示したように第２クロック信号φ、の１周期
分だけ遅くなる。

一方、ロード信号ＳＬがウィンドウ信号Ｗで示された範
囲に入っている場合は、Ｄ−ＦＦ２４１の出力端子ｄか
らの出力は“０”であるので、ＮＡ、　Ｎ　Ｄゲート２
３２の出力は“１゛のまま変化しない、従って、カウン
タ２３１ｂの計数動作は一時停止しないので、ロード信
号Ｓｔが出力されるタイミングは変化しない。

このようにして、パラレルデータをロードするタイミン
グの調整を自動的に行なって、第１クロックφ、から第
２クロックφ２へのクロック乗換動作が行なわれる。

の 第４図は、第２実施例によるクロック乗換回路の構成図
である。また、第５図に第２実施例によるクロック乗換
回路の動作を表すタイミング図を示す。

第４図において、第２実施例によるクロック乗換回路は
、第１実施例の４ビツトシフトレジスタに代えて６ビツ
トシフトレジスタ４１１を備え、２ビツトカウンタに代
えて４ビツトカウンタ４２１を備えて構成されている。

入力データ（第５図（ａ）参照）は、シフトレジスタ４
１１によりパラレルデータに展開され、シフトレジスタ
４．１１の出力端子Ｑ＾、Ｑ、、Ｑ、。

Ｑ、からの出力が４ビツトのフリップフロップ４１２に
供給される。これにより、入力データｒＤ、ｊ、・・・
、’ＤｓＪの６ビツトのうち、ｒ［）、Ｊ。

’Ｄａ」の２ビツトが間引かれる。

４ビツトカウンタ４２１のクロック端子には、第１反転
クロックル１をインバータ４２４ｂによって反転したも
の（以下、第１クロックφ豫と称する）が供給されてい
る。カウンタ４２１は、この第１クロックφ、（第５図
（ロ）参照）に応じて動作し、カウンタ４２１の出力端
子Ｃ０から出力される桁上げ信号Ｃ０は、インバータ４
２４ａを介してそれ自身のロード端子Ｌ（反転入力）に
供給されている。また、カウンタ４２１の入力端子り、
、ＤＣには固定論理゛０”が供給されており、入力端子
Ｄｉ、Ｄｏには、固定論理°゛１”が供給されている。

従って、カウンタ４２１の舎行上げ信号Ｃ０が出力され
るたびに、カウンタ４２１の計数に初期値”Ａ）Ｉ“　
（“Ｈ”は１６進数を表す添え字）が設定されるので、
第５図（Ｃ）に示すように、第１クロックφおの６周期
を１周期として、”ＡＨ”〜ＦＨ”となるように変化す
る。

カウンタ４２１の２つの出力端子ＱＡ、Ｑｃからの出力
は、それぞれＮＯＲゲー１−４２２の２つの入力端子に
入力されており、ＮＯＲゲート４２２の出力端子はＮＡ
ＮＤゲート４２３の入力端子の１つに接続されている。

また、ＮΔＮＤゲート４２３の入力端子の１つばカウン
タ４２１の出力端子Ｑ、に接続されており、ＮＡＮＤゲ
ート４２３の他の入力端子には、上述した第１反転クロ
ックφ、が導入されている。

これにより、ＮＡＮＤゲート４２３から出力される区切
り信号Ｓｓは、第５図（ｅ）に示すように、カウンタ４
２１の計数が“Ａ”のときに０゛となるように、第１ク
ロックφ１の６周期を１周期として変化する。また、こ
の区切り信号Ｓｌの立ち上がりは、第１クロックφ、に
同期している。

フリップフロップ４１２は、この区切り信号Ｓ、の立ち
上がりに同期して動作し、導入された４ビツトのパラレ
ルデータを一時保持し、シフトレジスタ４５１に供給す
る。

また、カウンタ４２１の出力端子Ｑｃからの出力は、ウ
ィンドウ信号Ｗ（第５図（ｄ）参照）として、Ｄ−ＦＦ
４４ｍの入力端子りに供給されている。

このウィンドウ信号Ｗは、第１クロックφ１の６周期分
の時間を１周期として、カウンタ４２１の計数がＩＩ　
Ｃ）Ｉ　ｊ１〜”　Ｆ　Ｈ”である区間に対応して“１
″となり、“”ＡＨ″〜゛ＢＨ″である区間に対応して
“０゛′となるように変化する。

また、このウィンドウ信号Ｗが°１″である区間は、フ
リップフロップ４１２の出力が安定である区間に対応し
、°“０”である区間はフリップフロップ４１２の出力
が不確定である区間に対応している。

上述した第１実施例と同様にして、カウンタ４３１ａ、
４３１ｂ、ＮＡＮＤゲート４３２により、第５図（ロ）
に示すようなロード信号ＳＬが生成される。このロード
信号ＳＬに基づいて、フリップフロップ４１２から供給
されたパラレルデータは、シフトレジスタ４５１に格納
される。シフトレジスタ４５１のクロック端子には、第
２反転クロックφ：をインバータ４４３によって反転し
て得られた第２クロックφ２が入力されており、この第
２り１コックφ、（第５図（ｆ）参照）に同期してシリ
アルに出力される（第５図（２））参照）。

また、同様に、Ｄ−ＦＦ４４１．ＮＡＮＤゲート４４２
により、上述したロード信号ＳＬが、ウィンドウ信号Ｗ
によって指定された範囲に入っているか否かが判別され
る。

例えば、第５図のＡ時点のように、ロード信号ＳＬの立
ち下がりにおいてウィンドウ信号Ｗが“０゛°となって
いる場合は、第５図０）に示すように、Ｄ−ＦＦ４４１
の出力端子ｄからの出力は“ｌ“となる。

これにより、カウンタ４３１ａの出力端子Ｃ０から出力
される桁上げ信号Ｃａ（第５図（縛参照）に応じて、カ
ウンタ４３１ｂの制御端子Ｅｎへの入力（第５図Ｕ）参
照）が変化する。カウンタ４３１ｂの制御端子Ｅｎに“
０“′が入力されている間は、第５図（財）に示すよう
に計数動作が一時停止される。これにより、第５図（ハ
）に示したように、ロード信号ＳＬが次に生成されるタ
イミングは、第２クロックφ２の１周期分だけ遅れるよ
うに制１２１１される。

このように、第１クロックφ１の周波数と第２クロック
φ、の周波数とが異なる場合においても、パラレルデー
タをロニドするタイミングの調整を自動的に行なってク
ロック乗換動作を行なうことができる。

■　　３　　　の　　および 第６図は、第３実施例によるクロック乗換回路の構成図
である。また、第７図に第３実施例によるクロック乗換
回路の動作を表すタイミング図を示す。

第６図において、６ビツトシフトレジスタ６１１と、フ
リップフロップ６１２と、シフトレジスタ６５１とは、
第２実施例によるクロック乗換回路と同様に接続されて
いる。

また、４ビットカウンタ６２１．、ＮＯＲゲート６２２
、ＮＡＮＤゲート６２３．インバータ６２４ａ、６２４
ｂも、第２実施例によるクロック乗換回路と同様に接続
されている。このインバータ６２４ｂによって、第１反
転クロックφ、を反転して得られた第１クロックφ、（
第７図（ｂ）参照）がカウンタ６２１のクロック端子に
供給されており、この第１クロックφ１に同期して計数
動作を行なうカウンタ６２１の計数に基づいて、区切り
信号Ｓ、（第７図（Ｃ）参照）が生成される。

カウンタ６２１の出力端子Ｑｃからの出力は、第１ウイ
ンドウ信号Ｗ１　（第７図（ｄ）参照）としてＤ−ＦＦ
６４１ａの入力端子りに供給されている。

この第１ウインドウ信号Ｗ、は、上述した第２実施例に
おけるウィンドウ信号Ｗと同様に変化し、シフトレジス
タ６５１によるパラレルデータのロードを行なうタイミ
ングが許容される範囲を示している。

また、カウンタ６２１の出力端子ＱｅはＡＮＤゲート６
２５の入力端子の一方に接続されており、ＡＮＤゲート
６２５の入力端子の他方には、インバータ６２４ｃを介
してカウンタ６２１の出力端子Ｑ１からの出力が導入さ
れている。ＡＮＤゲート６２５の出力端子はＤ−ＦＦ６
２６の入力端子りに接続されており、Ｄ−ＦＦ６２６出
力端子ＱはＤ−ＦＦ６４　ｌ　ｂの入力端子りに接続さ
れている。

Ｄ−ＦＦ６２６のクロック端子には、ト述した第１クロ
ックφ１が導入されており、ｒ）−ＦＦ６２６は、入力
端子りに入力されたＡＮＤゲート６２５の出力の論理を
、この第１クロックφ、の立ち上がりに同期して第２ウ
インドウ信号Ｗ２として出力する。

従って、第２ウインドウ信号Ｗ２は、第７図（ｅ）に示
すように、第１クロックφ１の６周期分の時間を１周期
とし、カウンタ６２１の計数が°’ＣＩ”。

〜”　Ｄ　Ｈ”のときに“１′°となるように変化する
。

カウンタ６３１は、第２反転クロックφ２をインバータ
６４４によって反転して得られた第２クロックφ２　（
第７図（ｆ）参照）に同期して計数動作を行ない、出力
端子Ｃ０から出力される桁上げ信号をロード信号ＳＬと
してシフトレジスタ６５１のロード端子りとＮＡＮＤゲ
ート６４２の入力端子の一方に供給する。

ＮＡＮＤゲート６４２の入力端子の他方には、上述した
第２反転クロックφ２が導入されており、ＮＡＮＤゲー
ト６４２の出力端子はＤ−ＦＦ６４１ａ、、（ｉ４１ｔ
ｉの両クロック端子に接続されている。従って、ＮＡＮ
Ｄゲート６４２の出力の立ち上がり（ロード信号Ｓ、の
立ち下がり）に同期して、Ｄ−ＦＦ６４１ａは出力端子
ｄから第１ウインドウ信号Ｗ、の反転論理を出力し、Ｊ
−に型フリップフロップ（ＪＫ−ＦＦ）６４３の入力端
子Ｊに供給する（第７図（ｉ）参照）、一方、Ｄ−Ｆ　
Ｆ６４１ｂは出力端子Ｑから第２ウインドウ信号Ｗ□の
論理を出力して、ＪＫ−ＦＦ６４３の入力端子Ｋに供給
する（第７図（ｊ）参照）。

従って、ロード信号ＳＬの立ち下がりが第２ウインドウ
信号Ｗ、°で示される範囲に入っている場合は、ＪＫ−
ＦＦ６４３の入力端子Ｊ、にへの入力はそれぞれ０゛、
′１°″となる。また、第１ウインドウ信号Ｗ、で示さ
れる範囲には入っているが第２ウインドウ信号Ｗ２で示
される範囲に入っていない場合は、入力端子Ｊ、にへの
入力はそれぞれ°°０°”、“０“°となる。また、第
１ウインドウ信号Ｗ、で示される範囲には入っていない
場合は、入力端子Ｊ、にへの入力はそれぞれ”１”パ０
″となる。

このようにして、Ｄ−ＦＦ６４１ａ、６４１．ｂの出力
に基づいて、ロード信号ＳＬと第１ウインドウ信号Ｗ　
、、第２ウインドウ信号Ｗｔとで示される範囲とが所定
の関係を満たしているか否かを判別することができる。

また、Ｊ、に−ＦＦ６４３のクロック端子には、上述し
た第２クロックφ２が導入されており、ＪＫ−ＦＦ６４
３の出力端子Ｑから出力される論理は、この第２クロッ
クφ２の立ち上がりに同期して、入力端子Ｊ、Ｋに入力
された論理に応じて変化する（第７図（ト）参照）。

ところで、力・ウンタ６３１の出力端子Ｑ、はインバー
タ６３３を介してＡＮＤゲート６３４の入力端子の一方
に接続されており、ＡＮＤゲート６３４の入力端子の他
方はカウンタ６３１の出力端子Ｑ、に接続されている。

これにより、Ａ、　Ｎ　Ｄゲート６３４の出力は、カウ
ンタ６３１の計数（第７図（ｆｌ）参照）に応じて、第
７図（ロ）に示すように変化する。このＡＮＤゲート６
３４の出力はＮＡＮＤゲート６３２の入力端子の一方に
導入されており、ＮＡＮＤゲート６３２の入力端子の他
方は上述したＪＫ−ＦＦ６４３の出力端子Ｑに接続され
ている。また、ＮＡＮＤゲート６３２の出力端子はカウ
ンタ６３１の制御端子Ｅｎに接続されている。

例えば、第７図のＡ時点のように、ロード信号Ｓｔが第
１ウインドウ信号Ｗ１で指定される範囲に入っていない
場合は、ＪＫ−ＦＦ６４３の入力端子Ｊ、にへの入力は
それぞれ“１”、“０°゛となる。このとき、第７図（
ト）に示すように、ＪＫ−ＦＦ６４３の出力端子Ｑから
出力される論理は“１″となる。

この場合は、カウンタ６３１の計数が“２“となったと
きに、第７図（ホ）に示すようにカウンタ６３１の制御
端子Ｅｎへの入力は“０“°となり、カウンタ６３．１
の計数動作が第２クロックφ富の１周期分の時間だけ停
止される（第７図（ｎ）参照）。

これにより、第７図（圓に示したように、第２クロック
φ２の１周期分だけ遅れたタイミングで、次のロード信
号ＳＬが生成される。

また、例えば、第７図のＢ時点においては、ロード信号
ＳＬは第１ウインドウ信号Ｗ、で指定される範囲に入っ
ているが、第２ウインドウ信号Ｗ、で指定される範囲に
は入っていない、この場合は、ＪＫ−ＦＦ６４３の入力
端子Ｊ、にへの入力はともに“０”となり、出力端子Ｑ
から出力される論理は“１”のまま変化しない。

従って、上述したようにして、再びカウンタ６３１によ
る計数動作が一時停止され、ロード信号ＳＬは更に第２
クロックφ２の１周期分だけ遅れたタイミングで生成さ
れる（第７図（２）参照）。

このようにして、例えば第７図のＣ時点のように、ロー
ド信号ＳＬが第２ウインドウ信号Ｗ２で示される範囲に
入ると、ＪＫ−ＦＦ６４３の入力端子Ｊ、にへの入力は
それぞれＱＺＩＩＩ１１となり、ＪｌｌＦＦ６４３の出
力は第２クロックφ、に同期して“°０″となる。

この場合は、ＮＡＮＤゲート６３２の出力はカウンタ６
３１の出力にかかわらず“１″となるので、カウンタ６
３１の計数動作は一時停止されるこδはない。

上述したようにして、ロード信号ＳＬのタイミングを遅
れさせることにより、ロード信号ＳＬと区切り信号Ｓ、
との位相差が自動的に調整される。

また、第２実施例と同様にして、第１クロックφ１から
第２クロックφ２へのクロック乗換動作が行なわれ、第
７図（ｐ）に示すように、入力データ（第７図（ａ）参
照）は、第２クロックφ２に同期してシリアルに出力さ
れる。

］ΔＩ互支 上述したように、ロード信号Ｓ、の立ち下がりにおける
ウィンドウ信号Ｗの論理を判別することにより、ロード
信号ＳＬとウィンドウ信号Ｗとが所定の関係を満たして
いるか否かを判別する。

この判別結湯に基づいて、ロード信号ＳＬを生成するカ
ウンタの計数動作を一時停止することにより、ロード信
号Ｓｔと区切り信号Ｓｌとの位相差を自動的に調整する
ことが可能となる。

このように、外部から供給された第１クロックから第２
クロックへのクロック乗換動作を行なうことができるの
で、クロック乗換回路の集積回路化に対応することがで
きる。

Ｍ−１ｍ４腹様 なお、上述した本発明の実施例にあっては、ロード信号
Ｓｔがウィンドウ信号Ｗで示される範囲に入っているか
否かに基づいて、カウンタの計数動作を一時停止する場
合を考えたが、これに限らず、ロード信号ＳＬとウィン
ドウ信号Ｗとが所定の関係を満たしているか否かに基づ
いて、ロード信号ＳＬの生成動作を制御するものであれ
ば適用できる。

また、シリアルデータとパラレルデータとを相互に変換
するシフトレジスタやフリップフロップのビット数にも
制限はない。

更に、「１．実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明し７ておいたが、こ
れに限られることはなく、本発明には各種の変形態様が
あることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、パラレルデータを格
納するタイミングが自動的に調整されるので、外部から
供給された第１クロックから第２クロックへの乗換動作
を行なうことができ、集積回路化に対応することができ
るので、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明のクロック乗換回路の原理ブロック図、 第２図は本発明の第１実施例によるクロック乗換回路の
構成図、 第３図は第１実施例によるクロック乗換回路の動作を表
すタイミング図、 第４図は本発明の第２実施例によるクロック乗換回路の
構成図、 第５図は第２実施例によるクロック乗換回路の動作を表
すタイミング図、 第６図は本発明の第３実施例によるクロック乗換回路の
構成図、 第７図は第３実施例によるクロック乗換回路の動作を表
すタイミング図、 第８図は従来のクロック乗換回路の構成図である。 図において、 １１１は第１変換手段１１１． １１２は第２変換手段１１２． １２１はロード信号生成手段１２１． １２２は範囲指定信号生成手段１２２．１２３は判別手
段１２３． ２１１．２５１，４５１，６５１，８５１は４ビツトシ
フトレジスタ、 ２１２．４１２，６１２，８３１は４ビツトフリツプフ
ロツプ、 ２２１．２３１，４２１，４３１゜６２１．６３１はカ
ウンタ、 ２２２．４２２，６２２はＮＯＲゲート、２２３．２３
２，２４２，４２３，４３２，４４２．６２３，６３２
，６４２はＮＡＮＤゲート、２２４．２４３，４２４，
４４３，６２４，６３３．６４４はインバータ、 ２４．１，４４１，６２６．６４１はＤ型フリップフロ
ップ、 ４１１．６１１，８１１は６ビツトシフトレジスタ、 ６２５．６３４はＡＮＤゲート、 ６４３は、Ｐ−に型フリップフロップ、８２１は６分周
回路、 ８４１はＰＬＬ回路、 ８６１は４分周回路である。 （４’）　　　λｎｔ’−９ （１））’Ｍｌ’ｌＣ：ｌ、’７？ Ｉ （ｅ）丘−τｐツリ４戸イ、Ｓ日 １）　ヒ１（イ７モｉ’−’ｙ 第２尖方ヒ仔１」−驕りイγΣ太１タイニンフ゛′后ろ
第５図

Claims (1)

【特許請求の範囲】
1. （１）第１クロックに同期して入力されたシリアルデー
   タをパラレルデータに変換する第１変換手段（１１１）
   と、 前記第１変換手段（１１１）の出力のパラレルデータを
   格納し、このパラレルデータを第２クロックに同期して
   シリアルに出力する第２変換手段（１１２）と、 前記第２クロックに基づいて、前記第２変換手段（１１
   ２）においてパラレルデータを格納するタイミングを指
   定するロード信号を生成するロード信号生成手段（１２
   １）と、 前記第１クロックに基づいて、所定の範囲を指定する範
   囲指定信号を生成する範囲指定信号生成手段（１２２）
   と、 前記ロード信号と前記範囲指定信号とが所定の関係を満
   たしているか否かを判別する判別手段（１２３）と、 を備え、前記判別手段（１２３）による判別結果に基づ
   いて、前記ロード信号生成手段（１２１）によるロード
   信号の生成動作を制御するように構成したことを特徴と
   するクロック乗換回路。