JPH02256271A - イメージセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、イメージセンサに関する。

〔従来技術〕

駆動回路を同一基板上に形成した完全密着型イメージセ
ンサにおいて、原稿とセンサ上部の保護ガラスの摩擦に
より生じる静電気や、原稿の有無による駆動回路の駆動
用信号線（以後クロックラインと称する）とそれに隣接
する各種信号線間の容景の変化に伴う駆動信号用電圧が
変化する際に生ずるノイズ（以後クロックノイズと称す
）の変動が、出力信号に影響を及ぼすことが多く、Ｓ／
Ｎ比に障害となっている。

第１図に上記問題とされている静電気、クロックノイズ
の伝搬の仕方を示す。第１図において１０１は基板（ガ
ラス又は石英基板） １０２はＴＦＴの活性層（ｐｏｌｙ−３ｉ等）１０３は
層間絶Ｒ膜（Ｓｉ０２等） １０４はゲート酸化膜（Ｓｉ０２等） １０５はＴＦＴのゲート電極（Ａｌ２．ＡＱ−３ｉ、Ａ
ｌ２−３ｉ−Ｃｕ等）１０６はＴＦＴのソース電極（１
，Ａｌ２−３ｉ、Ａ？５ｉ−Ｃｕ等）１０７はＴＦＴの
ドレイン電極（Ａｆｆ、ＡＱ−５ｉ、ＡＱ−５ｉ−Ｃｕ
等）１０８は駆動信号線 １０９は保護膜（ＳｉＮ、　Ｓｉｎ、等）１１０は薄板
ガラス接着層 １１１は薄板ガラス １１２は原稿 を示す。

なお、１０７のＴＦＴドレイン電極はセンサ部に接続さ
れる（センサ部は図示せず）、静電気はｍ稿と薄板ガラ
スの摩擦が主な原因で発生し、保護膜を通ってａの通す
じてゲート電極へ進入する。

クロックノイズはｂの道すじ（層間絶縁膜→保護膜→薄
板ガラス→原稿→薄板ガラス→保護膜→層間絶縁膜）で
ゲート電極に進入する。

上記、静電気やクロックノイズによる出力信号への影響
を防止する方法としては、薄板ガラス裏面にＩＴＯ又は
ＳｎＯ，等の透光性導電性薄膜を形成し、それを基準電
位に接続する方法が一般的であった（キャノン日経エレ
クトロニクス１９８７、１１．１６　Ｎａ４３４　Ｐ２
Ｏ７〜２２１参照）。

上記従来技術のＴＦＴ作成工程フローはつぎのようなも
のである。まず、（１）基板洗浄し、（２）活性層（ｐ
ｏｌｙ−ｓｉ等）（３）ゲート酸化膜（ＳｉＯ□等）（
４）ゲート電極（ＡＩ２．　ｐｏｌｙ−ｓｉ等）（５）
層間絶縁膜（ＳｉＯｚ等）（６）ソース電極、ドレイン
電極（Ａρ。

１−５ｉ等）（７）層間絶縁膜（Ｓｕｎ、等）を順次形
成する。

この後にセンサ部の作成を行い、別工程にて作成した接
着面にＩＴＯ，ＳｎＯ□等の透光性導電性薄膜が堆積し
ている薄板ガラスを接着するものである。

このような従来技術においては、ＩＴＯ，ＳｎＯ□等の
透光性導電性薄膜を薄板ガラスの接着面側に堆積するた
め、保護膜のカバレージが不良な場合、各種電極やクロ
ックラインとの間で電気的な短絡を誘発し、良品作成の
歩留りが低下する欠点を有している。又、実駆動の信頼
性においてもｆｆｉ極やクロックラインと安定な電位差
を生じるため、電蝕反応を誘発しやすい欠点を有してい
る。さらにＩＴＯやＳｎＯ２堆積する工程骨だけのコス
トの増加の欠点を有している。

〔目　　的〕

本発明の目的はクロックノイズの変動や静電気による光
出力、ノイズ出力への影響を低減又は防止し、かつ、Ｉ
ＴＯ，ＳｎＯ□等の透光性導電性薄膜を薄板ガラスに形
成する等のシールド電極形成工程をなくし、かつ導電性
薄膜よりなるシールド電極をＴＦＴ群のソース・ドレイ
ン電極の形成と同時にＴＦＴのゲート電極上に形成する
ことにより、各電極や各種信号線との電気的短絡を防止
し、良品作成歩留を向上させ、かつ、実駆動の信頼性を
向上させることにある６ 〔構　　成〕 本発明は、光電変換素子（複数個の光電変換素子列でも
よい）からなる受光部と前記各素子からの光情報に応じ
た信号を順次読み出すための駆動回路としての薄膜トラ
ンジスタ（以下、ＴＦＴと略記する）（複数個の光電変
換素子列に対応したＴＦＴ群であってもよい）よりなる
イメージセンサにおいて、前記ＴＦＴのゲート電極上に
絶縁膜を介してシールド電極を設けたことを特徴とする
イメージセンサに関する。

第２図Ａは１本発明におけるＴＦ丁駆動型完全密着型イ
メージセンサの素子断面図、第２図Ｂは、ＴＦＴの上面
図である。

基板２０１上に順次積層された、ＴＦＴ活性Ｊ１２０２
、ＴＦＴゲート酸化膜２０４．　ＴＦＴゲート電極２０
５、ＴＦＴ層間絶縁膜２０３，２２０、ＴＦＴソース電
極２０６、ＴＦＴドレイン電極２０７、シールド電極２
０８、駆動用信号線（以後クロックラインと称す）２０
９、層間絶縁膜２１０、センサ１次電極２１１、光電変
換素子２１３、透明導電性電極２１４、層間絶縁膜２１
２、センサ２次電極２１５、保護１１９２１６、接Ｒ層
２１７、薄板ガラス２１８そして原稿２１９より構成さ
れる。

当然のこととして、センサー構成を逆にするつまり基板
２０１として透明基板を用い、その上に、２０２から２
１０まで積層し、その上に透明導電性電極、光電変換素
子、その上に金属電極を設けた構造でも何ら支障はない
。この場合は透明電極がＴＦＴドレイン電極と接続され
る。又、この場合、透明基板を通して光を入射するよう
になる。

本発明のシールド電極は次の特徴を有している。

シールド電極２０８は、ＴＦＴ群のソース・ドレイン電
極２０６．２０７形成時に、前記電極形成用導電性薄膜
により形成され、ソース・ドレイン電極用薄膜の透光性
、不透光性に合わせて形成される。シールド電極２０８
は、ソース電極２０６又は基準電位に、前記シールド電
極用導電性薄膜により電気的に接続される。又、シール
ド電極２０８は、ゲート電極２０５上部に層間絶縁膜２
０３と同時形成される絶縁膜２２０を介在させて設置さ
れる。

前記の都合上、シールド電極２０８は、ゲート電極２０
５と絶縁膜のインピーダンスより低いインピーダンスを
有するものでなければならず、前記の理由と、シールド
電極用薄膜の抵抗率より、ＴＦＴ−素子のゲート電極に
対するシールド電極の面積と膜厚が規制される。又、シ
ールド電極２０８はゲート電極２０５上部に絶縁膜２２
０を介在させて形成される都合上１層間絶縁膜のゲート
電極へのカバレージ不良、ピンホールに伴い、電気的短
絡などの欠陥が生じる可能性があり、これによりシール
ド電極の、ゲート電極に対する面積が規定される。

以下にその利点を述べる。

上記のように、シールド電極を形成することによって種
々の利点が生まれる。以下にその利点を述べる。

（１）　ＴＦＴのゲート電極上部に絶縁膜を介在させて
、低インピーダンスなシールド電極面積、膜厚で形成さ
れることにより、クロックノイズの変動や静電気により
、ゲート電極上にパルス的に進入する電荷を、シールド
電極に導き、ソース電極とゲート電極間の電位を安定に
することが可能である。なおシールド電極をソース電極
に電気的に接続する場合は、ソース電極に、静電気等に
よる電荷がパルス的に進入することになるが、ソース電
極は、−般に１ｖ〜２０Ｖの安定した電位を有するよう
に設定されているので、パルス的に進入する電荷に対し
て安定でその影響は小さいものになる。

（２）一般技術の場合は、ＩＴＯ，ＳｎＯ□等の透光性
導電性薄膜を薄板ガラスに形成する工程が必要になるが
、本発明ではＴＦＴソース・ドレイン電極形成時に、シ
ールド電極を同工程内で形成することにより、シールド
電極形成工程を削除することが可能である。

（３）一般技術の場合は、丁Ｆ丁群上部全面にＩＴＯ。

ＳｎＱ、等によりシールド電極が形成されるので保護膜
のピンホール、段差部のステップカバレージ不良に伴う
電気的短絡が危ぐされるが、本発明においては、ゲート
電極上部にのみシールド電極を形成するので、層間絶縁
膜のピンホール、ステップカバレージ不良による電気的
短絡のみが危ぐされるだけで、導電性薄膜−絶縁層−導
電性薄膜Ｍ構成の面積は一般技術より小さくなり、良品
作成歩留は向上する。なお、本発明において、ゲート電
極上部に層間絶縁膜を介在させて形成されるシールド電
極をゲート電極面積ＷＸＬより小さく、ゲート電極面積
の内側に形成することにより眉間絶縁膜の段差部のステ
ップカバレージ不良に伴う電気的短絡の危ぐも減少する
。

（４）実駆動の信頼性において、一般技術の場合は薄板
ガラスに積層されたＩＴＯ，ＳｎＯ，等の透光性導電性
薄膜が基準電位に接続されるので、駆動用信号線、ＴＦ
Ｔゲート・ソース・ドレイン電極との間で安定した電位
差が生じ、電蝕などによる腐食が危ぐされる。本発明に
おいて、シールド電極をソース電極に電気的に接続する
構成の場合は、一般技術と異なり、ソース電極との電位
差が生じないので電蝕の危ぐは低減する６ 以下に（１）の利点による効果をセンサ出力の積分出力
により説明する。クロックノイズの変動に対する本発明
の効果を第３図に、静電気に対する本発明の効果を第４
図に示す。

第３図において、 ３０１はシールド電極を設置しない場合の原稿無での光
出力 ３０２はシールド電極を設置しない場合の原稿有での光
出力 ３０５は、本発明のシールド電極を設置した場合の原稿
無での光出力 を示す。

第４図において、 ４０１−ａは、４０１の静電気の影響 を示す。

上記第３図において、シールド電極を設置しない場合に
は原稿有無によりクロックノイズの影響が計測されたが
、シールド電極を設置することにより、そのクロックノ
イズの影響は除去された。又、従来技術と比較して、本
発明によるシールド電極設置の効果は遜色のないもので
あった。第４図において、シールド電極を設置しない場
合は、Ａ４版原稿対応の素子数１７２８素子の光出力に
おいて、静電気の影響により、出力の不均一が計測され
たが、シールド電極設置により出力の不均一性は解消さ
れた。又、従来技術と比較して、本発明によるシールド
電極の効果は遜色のないものであった。

上記第３図、第４図に示したように、ゲート電極上にシ
ールド電極をソース電極又は基準電位に接続して設置し
たことにより光出力（以後Ｓと称す）、ノイズ出力（以
後Ｎと称す）ともに出力のアンバランス及びバラツキが
低減され、Ｓハ比、白波形平坦度（以後ＰＲＮＵ値と称
す）が向上した。

次に、本発明のＴＦＴ駆動型完全密着型イメージセンサ
の一般的な製造工程フローについて説明する。

まず（１）基板を洗浄して、（２）　２０２のＴＦＴ活
性層、（３）　２０４のゲート酸化膜、（４）２０５の
ゲート電極、（５）２０３．２２０の層間絶縁膜を順に
形成する。その後、（６）２０６．２０７のソース・ド
レイン電極形成時に２０８のシールド電極を、同電極形
成の導電性薄膜にて同時に形成する。又、２０９の駆動
用信号線も同時に形成する。次に（７）２１０の層間絶
縁膜を形成し、センサ部作成工程に移る。（８）２１１
のセンサ１次電極、（９）　２１３の光電変換素子、（
１，０）２１４の透光性導電性電極、　（１１）２１２
の層間絶縁膜を順に形成し、その後（１２）２１５のセ
ンサ２次電極、（１３）２１６の保護膜を形成する。そ
して（１４）２１８の薄板ガラスを、センサ部、ＴＦＴ
部に接着する。

以下に本発明のＴＦＴ駆動型完全密着型センサの各層に
ついて説明する。基板２０１としては、ガラス、石英の
ような、３００℃〜１０００℃付近の高温プロセスに耐
えられるような無機透明絶縁物を用いる。石英基板のう
ち、溶融石英のように、Ｎａ″、にゝなどの不純物元素
を含みＴＦＴ、センサ特性に影響を与えそうな場合は、
ＰＳＧ、　ＮＳＧ。

ＢＰＳＧ等の透明絶縁物を塗布して使用することも可能
である。

ＴＦＴ活性層２０２としては、多結晶Ｓｉ　（以後ｐｏ
ｌｙＳｉと称す）、アモルファスＳＬ　（以後ａ−３ｉ
と称す）をＳｉＨ，ガスを用いて、又は、Ｎｚ、１１□
ガスを希釈ガスとして用いてプラズマＣＶＤ法もしくは
減圧ＣＶＤ法により成膜する。成膜温度は、ｐｏｌｙＳ
ｉの場合は６００℃〜８００℃、ａ−５ｉの場合は３０
０°Ｃ〜４００℃付近であり、成膜時の圧力は、ｐｏｌ
ｙ−５ｉの場合は０．Ｉ　Ｔｏｒｒ＝ｊ１．６　Ｔｏｒ
ｒ付近、ａ−５ｉの場合は０．Ｉ　Ｔｏｒｒ〜数Ｔｏｒ
ｒである。又、ｐｏｌｙ−５ｉ、ａ−５ｉの場合、ボロ
ン（Ｂ）、リン（Ｐ）を熱拡散又はイオン注入によりド
ーピングしてＰ形、Ｎ形制御を行う。又、膜厚は５００
人〜５μｍの範囲で可能であり、電気的特性、破壊電圧
を考慮すると１０００人〜１μｍが好ましい。また、こ
れらのａ−５ｉ、　ｐｏｌｙ−５ｉ等を溶融再結晶化し
単結晶Ｓｉとしてもよい。

ＴＦＴ層間絶縁膜２０３．２１０及び２２０としては、
Ｓｉｎ□、　Ｓｉ、Ｎ、又はＳｉ　：　Ｏ：　Ｎなどが
あるがＴａ２Ｏ，を用いてもよい。膜厚は１０００人〜
１μｍ必要である。ＳｉＨ４ガスとＣｏ２．　ＮＨ４、
又は０２等の混合ガスを用いたプラズマＣＶＤ法、減圧
ＣＶＤ法により成膜する。成膜は、減圧ＣＶＤ法では、
８００℃以下の低温で０．１〜０．５　Ｔｏｒｒの減圧
下で行われ、プラズマＣＶＤ法では３００℃付近又はそ
れ以下のさらしこ低温で０．１〜数Ｔｏｒｒの圧力で行
われる。成膜方法又は１反応ガスＣＯ□、　ＮＨ，、Ｏ
□等の制御により誘電率は２．０〜１０．０の値とする
。

ＴＦＴゲート酸化膜２０４としては、単結晶ＳｉやＰＯ
ｌｙ−３ｉの熱酸化膜を、０２ガス及びＨＣｆｌガス雰
囲気にて１０００℃付近で熱アニールにて形成する。膜
厚は１００人〜５０００人で、ＴＦＴの応答速度、特性
及び絶縁耐圧を考慮して５００人〜１０００人が望しｂ
）。

ＴＦＴゲート電極２０５としては、Ｐ形、Ｎ形にドーピ
ングしたｐｏｌｙ−５ｉ等の半導体や、Ｔｉ５１ｚ　＋
すｓｉ２等のシリサイドが用いられるが、一般１こｐｏ
ｌｙ−３ｉが有用される。ｐｏｌｙ−３ｉは、減圧ＣＶ
Ｄ法又＋１．プラズマＣＶＤ法により成膜される。成膜
条件（よ、ドーピング量を除き、上記ＴＦＴ活性層で述
べた成膜条件の範囲にほぼ等しい。ＴｉＳｉ、、　Ｗｓ
ｉ２等のシリサイドは、ｐｏｌｙ７ｓｉとのコンタクト
力へ良好でドープされたｐｏｌｙ−５ｉと併用で用ｔ１
られる。

抵抗率としては、６０　Ｘ　１０”’Ω・ｌ以下カル要
求され、寸法は、ＴＦＴのＲＣ遅延を考慮してゲート幅
が１０〜５０μｍ、ゲート長が１−１０μｍ、膜厚１０
００人〜１μｍが望まれる。

ＴＦＴソース電極２０６、ドレイン電極２０７、シール
ド電極２０８、駆動用信号線２０９の他、各種信号線は
、高純度のＡＱ又は１．１ｗｔ％〜５％ｉｔ％Ｓｉを含
んだＡＱ、又はさらにＣｕを０．１ｗｔ％〜１ｗｔ％含
んだＡＱ等の金属薄膜を真空蒸着法又はＲＦスパッタ法
、ＤＣスパッタ法等により成膜する。成膜温度は室温〜
２００℃の範囲で、成膜時性力は成膜方法により異なる
が、一般にＩ　Ｔｏｒｒ以下で行われる。

抵抗率は、ｌＸｌ０”’〜１ｘ１０−４Ω・■必要であ
り、膜厚は、シールド電極としての効果、配線材料とし
ての効果をもたせるために１０００人〜２μｍ程度必要
となる。シールド電極は、ゲート電極上部に層間絶縁膜
２２０を介在させて形成させるので、層間絶縁膜２２０
のインピーダンスより低インピーダンスが要求されるが
、シールド電極材に八Ω、　Ａｌ２−５Ｌを用いるので
比較的低インピーダンスになりやすい。シールド電極と
しての効果を考慮して、　ＴＦＴ−素子のゲート電極に
設置する面積としてはＷＸＬの１７４以上が好ましく、
これにより従来技術以上のシールド効果を有する。

センサ１次電極２１１としては、Ｃｒ、　Ｃｒ−Ｎｉ、
　Ｍｏ。

Ｎｉ、　Ｐｔ、　Ａｕ等の金属薄膜を真空蒸着法、スパ
ッタ法により成膜して用いる。膜厚としては、入射光に
対して反射効果を持たせるために少なくとも５００〜１
５００人程度必要である。

光電変換素子２１３としては、　ａ−５ｉ　：　Ｈ，ａ
−３ｉ　：０：Ｈ等をＳｉＨ４ガスないしその多量体と
、ＣＯ２ないしＮ２０の混合ガスを用いたプラズマＣＶ
Ｄ法によって成膜する。またガスは必要に応じてＨ２ｔ
Ｎ２ｔＡｒ、　Ｈａ等によって希釈して用いてもよい（
成膜温度は３００℃以下、成膜時性力は０．Ｉ　Ｔｏｒ
ｒ〜数Ｔｏｒｒで行われる）。膜厚としては高いＩｐ／
Ｉｄ比を確保するために１０００人〜２μｍ必要である
。

透光性導電性電極２１４としては、ＩＴＯやＳｎＯ２を
ＥＢによる真空蒸着法、スパッタ法によって成膜するの
が一般的で、膜厚としては５００〜１５００人程度あれ
ば良い。

層間絶縁膜２１２としては、ＳｉＯ□＋　Ｓｉ：　０　
：　ＮｒＳｉ、　Ｎ４等を５ｉｌ（４ガスＣＯｚ　、Ｎ
ｉ＋４の混合ガスを用いたプラズマＣＶＤ法、減圧ＣＶ
Ｄ法により成膜する。

又、塗布型の５ｉｎ２や有機性絶縁膜ポリイミド等を用
いてもよい。又、Ｔａ２Ｏ，を用いてもよい。

膜厚としては、成膜時分布などを考慮すると、１０００
人〜１μｍ程度が望ましい。誘電率は、成膜時のガス種
制御により、２．０〜１０．０とするのが望ましい。セ
ンサ２次電極２１５としては、ＡＱ。

１−５ｉ、　Ａｆｌ−３ｉ−Ｃｕ、　Ｃｕ等の金属薄膜
を真空蒸着法、スパッタ法により成膜する。抵抗率は金
属薄膜の組成制御により、ｌＸｌ０−’〜１×１０−４
Ω・■のものが望ましい。膜厚は光電変換素子他の段差
部をステップする必要上、１０００人〜２μｍが望まし
い。

保護膜２１６としては、ＳｉＯ□、　Ｓｉ　：　Ｏ：　
Ｎ、　Ｓｉ３Ｎ４等を５ｉｔ（、ガスとＣＯ２，ＮＨ，
の混合ガスを用いたプラズマＣＶＤ法、減圧ＣＶＤ法に
より成膜する。又、塗布型の５ｕｎ２、有機性絶縁膜ポ
リイミド等を用いてもよい。誘電率としては反応ガスの
制御により２．０〜１０．０になるようにする。膜厚は
保護膜としての効果を持たせるため、１０００人〜１０
μｍ程度が望ましい。

〔実施例〕

実施例１ 第５図ＡおよびＢに実施例１のＴＦＴ部素子断面図及び
上面図を示す。実施例１の工程フローを以下に示す。石
英基板５０１上にＴＦＴ活性層５０２としてｐｏｌｙ−
３ｉを６５０℃、０．２Ｔｏｒｒの減圧ＣＶＤ法により
５０００人の膜厚に成膜形成する。その後、５０４のゲ
ート酸化膜として１０００℃０２雰囲気中の熱アニール
により熱酸化膜を１０００人の膜厚に形成する。そして
５０５のＴＦＴゲート電極として、ｐｏｌｙ−５ｉを６
５０℃、０．２Ｔｏｒｒの減圧ＣＶＤ法により３０００
人の膜厚に成膜形成する。さらに層間絶縁膜５０３とし
ては、３００℃、０．ＩＴｏｒｒのプラズマＣＶＤ法に
よりＳｉ　：　０　：　Ｎ膜を３０００人の膜厚に成膜
形成する。

そして、ソース電極５０６、ドレイン電極５０７、シー
ルド電極５０８を形成するために、八ΩをＲＦスパッタ
法により１μｍの膜厚に成膜する。シールド電極の実施
例１の特徴は以下の通りである。

シールド電極５０８ 材　　質 成膜方法 膜　　厚 寸　　法 ＲＦスパッタ法（室温０．００１Ｔｏｒｒ、５００す１
μｍ ゲート電極を全面覆う寸法 ゲート幅Ｗ、ゲート長りとすると （Ｌ　Ｘ　１．２）　Ｘ　（Ｗ　Ｘ　１．２）　（１膜
１寸法シールド電極５０８はソース電極５０６と膜構成
により、電気的に接続される。

次に、層間絶縁膜としてＳｉＯ□を４００　’Ｃ１０，
２Ｔｏｒｒの減圧ＣＶＤ法により５０００人の膜厚に積
層し、センサ作成工程に移行する。

センサ１次電極としてＣｒをＩ　Ｘ　１Ｏ−５Ｔｏｒ、
ｒ基板温度８０℃の真空蒸着により１０００人の膜厚に
成膜形成する。そして、光電変換素子としてａ　−３ｉ
　：Ｈとａ　−Ｓｉ　：　Ｏ：　Ｈを３００℃１　、０
Ｔｏｒｒのプラグ７　ＣＶＤ法により１１．２μｍの膜
厚に成膜し、素子形成する。

さらに透光性導電性薄膜としてＩＴＯをＤＣスパッタ法
により７５０人の膜厚に成膜形成する。その後層間絶縁
膜としてａ−５ｉ：Ｏ：Ｎ膜を３００″ＣＯ，ＩＴｏｒ
ｒプラズマＣｖｒＪ法により４０（１０人の膜厚に成膜
形成する。さらにセンサ２次電極形成のためにＡＱをＲ
Ｆスパッタ法にて１μｍの膜厚に成膜する。

そした保護膜としてＳｉ、　Ｎ４膜をプラズマＣＶＤ法
により１μｍの膜厚に成膜し、薄板ガラスを接着してＴ
　Ｐ　Ｔ　ｉＭ動型完全密着型センサを作成した。

実施例２ 第６図ＡおよびＢに実施例２のＴＦＴ部素子断面図及び
上面図を示す、実施例２の工程フローを以下に示す。石
英基板６０１上にＴＦＴ活性層６０２としてｐｏｌｙ−
５ｉを６００℃、０．ＩＴｏｒｒのプラズマＣＶＤ法に
より２０００人の膜厚に成膜形成する。その後、６０４
のゲート酸化膜として９００℃の熱アニールにより熱Ｓ
ｉＯ□を５００人の膜厚に形成する。そして６０５のＴ
ＦＴゲート電極として、ｐｏｌｙ−３ｉを６００℃、０
、ＩＴｏｒｒのプラズマＣＶＤ法により４０００人の膜
厚に成膜形成する。さらに層間ＭＡｉ膜６０３としては
、３００℃、Ｏ，１ＴｏｒｒのプラズマＣＶＤ法により
Ｓｉ３Ｎ４膜を５０００人の膜厚に成膜形成する。そし
て、ソース電極６０６．ドレイン電極６０７、シールド
電極６０８を形成するために、ＡＱをＤＣスパッタ法に
より１μｍの膜厚に成膜する。シールド電極の実施例２
の特徴は以下の通りである。

シールド電極 材　　質 成膜方法 膜　　厚 寸　　法 ＡＱ ＤＣスパッタ法（１００℃０，００１Ｔｏｒｒ、２０Ｖ
）１μｍ ゲート電極さらにゲート電極に接続 されている配線上を全面覆いっくす 寸法。

ゲート＠Ｗ、ゲート長りとすると （Ｌ　Ｘｌ、２）Ｘ（ＷＸ　２）の面積。

シールド電極６０８はソース電極６０６と膜構成により
電気的に接続される。

次に、眉間絶縁膜としてＳｉ、Ｎ４膜を３００’Ｃ１０
、Ｉ　ＴｏｒｒのプラズマＣＶＤ法により５０００人の
膜厚に積層し、センサ作成工程に移行する。センサ工程
は実施例１と同様なので省略する。

実施例３ 第７図ＡおよびＢに実施例３のＴＦＴ部素子断面図及び
上面図を示す。実施例３の工程フローを以下に示す。石
英基板７０１上にＴＦＴ活性層７０２として、単結晶Ｓ
ｉを５０００人厚のｐｏｌｙ−３ｉ層を溶融再結晶化す
ることにより形成する。その後７０４のゲート酸化膜と
して１０００℃熱アニールにより熱５ｉｎ２膜を１００
０人の膜厚に形成する。そして７０５の丁ＦＴゲート電
極として、ｐｏｌｙ−５ｉを６５０℃。

０．２　Ｔｏｒｒの減圧ＣＶＤ法により５０００人の膜
厚に成膜形成する。さらに眉間絶縁膜７０３としては、
４００℃、０．２　Ｔｏｒｒの減圧ＣＶＯ法によりＳｉ
ｎ□膜を５０００人の膜厚に成膜形成する。そして、ソ
ース電極７０６、ドレイン電極７０７、シールド電極７
０８を形成するために、ＡＱをＲＦスパッタ法により１
μｍの膜厚に成膜する。シールド電極の実施例３の特徴
は以下の通りである。

シールド電極 材　　質 成膜方法 膜　　厚 寸　　法 ＲＦスパッタ法（室温０．００１Ｔｏｒｒ、５００Ｗ）
１μｍ ゲート電極上部にゲート電極より内 側に設置。

ゲート幅Ｗ、ゲート長りとすると （Ｌ　Ｘ　１／２）　Ｘ　（ｗ　Ｘ　１／２）の面積シ
ールド電極７０８はソース電極７０６と膜構成により、
電気的に接続される。

次に１層間絶縁膜として５ｉｎ２膜を減圧ｃｖＤ法によ
り８０００人の膜厚に積層し、センサ作成工程に移行す
る。センサ工程は実施例１と同様なので省略する。

実施例４ 第８図Ａおよび已に実施例４のＴＦＴ部素子断面図及び
上面図を示す。実施例４の工程フローを以下に示す。石
英基板８０１上にＴＦＴ活性層８０２としてｐｏｌｙ−
５ｉを６００℃、Ｏ，ＩＴｏｒｒのプラズマＣＶＤ法に
より５０００人の膜厚に成膜形成する。その後、８０４
のゲート酸化膜として９００℃の熱アニールにより熱５
ｉｎ２膜を１０００人の膜厚に形成する。そしテ８０５
　（７）　ＴＦＴゲート電極として、ｐｏｌｙ−３ｉを
６５０’Ｃ１０，２Ｔｏｒｒの減圧ＣＶＯ法により４０
００人の膜厚に成膜形成する。さらに層間絶縁膜８０３
としては、４００℃、０．２Ｔｏｒｒ（７）減圧ＣＶＤ
法により５ｉｎ２膜を厚さ５０００人に成膜形成する。

そして、ソース電極８゜６、ドレイン電極８０７、シー
ルド電極８０８を形成するために、ＡＱを真空蒸着法に
より１μｍの膜厚に成膜する。シールド電極の実施例４
の特徴は以下の通りである。

シールド電極 材　　質 成膜方法 膜　　原 寸　　法 ｆｌ 真空蒸着法（室温Ｉ　Ｘ　１Ｏ−ｓＴｏｒｒ、２００Ｗ
）１μｍ ゲート電極及びそれに接続される配 線上に前記電極配線の内鍔に設置。

ゲート幅Ｗ、ゲート長しとすると （Ｌｘ３１５）ｘ（Ｗｘ２）の面積で設置。

シールド電極８０．９はソース電極８０Ｂと膜構成によ
り電気的に接続される。

次に、層間絶縁膜としてＳｉＯ□膜を減圧ＣＶＤ法によ
り８０００人の膜厚に積層し、センサ作成工程に移行す
る。センサ工程は実施例１と同様なので省略する。

実施例５ 第９図ＡおよびＢに実施例５のＴＦＴ部素子断面図及び
上面図を示す。実施例５の工程フローを以下に示す。石
英基板９０１上にＴＦＴ活性層９０２として、ｐｏｌｙ
−５ｉを６００℃、０．１　ＴｏｒｒのプラズマＣＶＤ
法により２０００人の膜厚に成膜形成する。その後９０
４のグー８酸化膜として、９００℃の熱アニールにより
熱５ｉｎ２膜を５００人の膜厚に形成する。

そして９０５のＴＦＴゲート電極として、ｐｏｌｙ−５
ｉを６００℃、０．Ｉ　ＴｏｒｒのプラズマＣＶＤ法に
より３０００人の膜厚に成膜形成する。さらに層間絶縁
膜９０３としては、３００℃、０．１　Ｔｏｒｒのプラ
ズマＣＶＤ法によりＳｉ、　Ｎ４膜を５００（１人の膜
厚に成膜形成する。

そして、ソース電極９０６、ドレイン電極９０７、シー
ルド電極９０８を形成するために、八Ωを真空蒸着法に
より１μｍの膜厚に成膜する。シールド電極の実施例５
の特徴は以下の通りである。

シールド電極 材　　質 成膜方法 膜厚 寸　　法 八Ω 真空蒸着法（室温ＬＸ　１０−’Ｔｏｒｒ、２００ｕ）
１１ｍ ゲート電極及びその配線上部に前記 電極、配線を全面覆うように設置。

ゲート幅Ｗ、ゲート長しとすると （Ｌｘ５／４）ｘ（ｗｘ３）の面積で設置。

シールド電極９０８は基準電位に膜構成により。

電気的に接続される。

次に、層間絶縁膜として５ｉｎ２膜をプラズマＣＶＤ法
により５０００人の膜厚に積層し、センサ作成工程に移
行する。センサ工程は実施例１と同様なので省略する。

実施例６ 第１０図ＡおよびＢに実施例６のＴＦＴ部素子断面図及
び上面図を示す。実施例６の工程フローを以下に示す。

石英基板１００１上にＴＦＴ活性層１００２としてｐｏ
ｌｙ−３ｉを６５０℃、０．２Ｔｏｒｒの減圧ＣＶＤ法
により５０００人の膜厚に成膜形成する。その後、１０
０４のゲート酸化膜として１０００℃の熱アニールによ
り熱５ｉｎ２膜を１０００人の膜厚に形成する。そして
１００５のＴＦＴゲート電極として、ｐｏｌｙ−３Ｌを
６５０℃、　０．２Ｔｏｒｒの減圧ＣＶＤ法により５０
００人の膜厚に成膜形成する。さらに層間絶縁膜１００
３としては、４００℃、０．２Ｔｏｒｒの減圧ＣＶＤ法
により５ｉｎ２膜を５０００人の膜厚に成膜形成する。

そして、ソース准極１００６、ドレイン電極１００７．
シールド電極１００８を形成するために、ＡＱをＤＣス
パッタ法により１μｍの膜厚に成膜する。シールド電極
の実施例６の特徴は以下の通りである。

シールド電極 材　　質 成膜方法 膜　　厚 寸　　　法 ＡＱ ＤＣスパッタ法（１００°Ｃ，Ｏ，０ＯＩＴｏｒｒ、２
０Ｖ）１μｍ ゲート電極及びその配線上部に前記 電極、配線の内側に設置。

ゲート幅Ｗ、ゲート長りとすると （ＬＸ３１５）Ｘ（ＷＸ３）の面積で設置。

シールド電極１００８は基準電位に膜構成により、電気
的に接続される。

次に、層間絶縁膜としてＳｉ３Ｎ、膜を３００℃。

０．１．　Ｔｏｒｒ減圧ＣＶＤ法により１μｍの膜厚に
積層し、センサ作成工程に移行する。センサ工程は実施
例１と同様なので省略する。

実施例１〜６（第５図〜第１０図）の評価結果を表１に
示す。

評価項目としては、Ａ４版ＴＦＴ駆動型完全密着型セン
サとしてのＳ／Ｎ比、及びＰＲＮＵ値（白波形平坦度）
、さらに電気的短絡による欠陥について行った。Ｓハ比
は、センサ下面より５６０ｎｍにピークを持つ光源を用
いて１０５μＷ／■２の光を照射し、センサ上面に反射
率８０％の白原稿を上方より１８　ｇ　／　ｔｙＨ”の
応力で密着させた時の光電流（以後ＩＰと称す）と、白
原稿を除去したり、センサに他より光が入射しないよう
に設定した暗時におけるＩｐとの比で評価した。またＰ
ＲＮＵ値は、工ρの最大値工ρｌｌ１ａｘと最小値Ｉｐ
ＩＩＩｉｎとの比較を行い評価した。

〈表１〉 表−１に示したように実施例１〜６におけるＳハ比、Ｐ
ＲＮＵ値より、クロックノイズの変動、静電気の影響が
低減されたことが明らかである。

又、従来技術のシールドの効果と比較してＴＦＴ１素子
に対して、ゲート電極面積（ＷＸＬ）の１ｉ４以上の面
積を有するシールドにより、従来技術に優るとも劣らな
い効果が得られた。

シールドの効果は、シールド電極の材料固有の抵抗率、
誘電率及び膜厚と面積から求められる抵抗及び容量から
決定される電気的インピーダンス又、シールド電極の設
置個所、面積に強く依存するが、本発明のシールド電極
をＴＦＴ　−素子に対して１ｉ４ＷＸＬ以上の面積設置
することにより、従来技術のシールド電極にくらべてシ
ールド電極の設置個所面積は小さくなるが、インピーダ
ンスが小さくなり、結果的に従来技術のシールド効果に
優るとも劣らない効果が得られた。　電気的短終゛につ
ぃてはシールド電極設置しない場合と実施例１〜６と比
較して以下のように行った。ＴＦＴ素子を１０００素子
石英基板上に作成し、ソース・トレイン電極形成時に、
実施例１〜６の方法にてシールド電極を形成してシール
ド電極をソース電極又は基準電位に各素子実施例に添っ
て接続し、ゲート電極−シールド電極間における電気的
短絡をテスタにより計測した。

その結果、ショート発生素子数は、ゲート電極の段差部
をシールド電極がステップする長さに比例した。

表１の結果から、シールド電極の効果、ショート発生確
率を考慮して、実施例６が最も効果的であった。

第１１図は、前記実施例の中で、良好な特性が得られた
実施例６においてクロックノイズの変動に対するシール
ド効果を表わす図である。

第１１図において、 １１０２−ａは、３０２におけるクロックノイズの光出
力への影響 １１０２は、シールド電極を設置しない場合の原稿有で
の光出力 １１０３は、従来技術のシールド電極を設置した場合の
原稿熱での光出力 １１０４は、従来技術のシールド電極を設置した場合の
原稿有での光出力 １１０５は、実施例６のシールド電極を設置した場合の
原稿熱での光出力 １１０６は、実施例６のシールド電極を設置した場合の
原稿有での光出力 を示す。

第１１図において、１１ｏ１のシールド電極設置しない
場合では、クロックノイズにより、光出力にピーク、分
布が見られたが、実施例６のシールド電極１１０３設置
の場合は、光出力の分布が減少し、クロックノイズによ
る光出力への影響を低減できた。又、従来技術に比較し
ても良好な効果が得られた。

第１２図は、実施例６の静電気に対するシールド電極の
効果を表わす図である。

１２０１−ａは、静電気の影響 １２０２は、従来技術のシールド電極を設置した場合の
１７２８素子での光出力 〔効　　果〕 本発明は、従来の静電気、ノイズ防止形イメージセンサ
においてはセンサ全体を覆ったシールド層を設けていた
のに較べてＴＦＴのゲート電極上にシールド電極を設け
たのみで、従来型のものと較べて優るとも劣らない静電
気、ノイズ防止効果をあげることができた。

又、従来型のようにイメージセンサ全体をシールドする
ためには、別工程によりシールド層を形成する必要があ
り、シールド層の材料も透明導電材料に限られていたの
に較べて、本発明ではＴＦＴのソース電極、ドレイン電
極の製造と同時にシールド電極を形成できるので、工程
が一工程節減できるとともしこ、材料も透明導電材料に
限らず、　ＡＱなど通常の導電材料を使用する二とがで
き、材料選択の自由度が拡がり、コストも低減すること
ができた。

【図面の簡単な説明】

第１図は、シールド層がないイメージセンサにおける静
電気やクロックノイズの発生による悪影響を説明するも
のであり、第２図は本発明のイメージセンサの１例を示
すものであり、第３図と第４図はシールド層の存在効果
を説明するものであり、第５〜ＩＯ図は実施例１〜６に
対応する本発明センサを示すものであり、第１１図、第
１２図は実施例６の効果を説明するためのものである。 第２図 （Ａ） 第４図 シールド１ｉ極を！２置しない場合 第５図 第３図 ・シールド層を設置しない場合 ド（泰子含４ ・従来技術のシールド層を！２１ｉ！した場合・実施例
１のシールド層を設置した場合鳥６図 く ｍ 第１１図 ・シールド層を設置しない場合

Claims (1)

【特許請求の範囲】
1. １、光電変換素子からなる受光部と前記各素子からの光
   情報に応じた信号を順次読み出すための駆動回路として
   の薄膜トランジスタ（以下、ＴＦＴと略記する）よりな
   るイメージセンサにおいて、前記ＴＦＴのゲート電極上
   に絶縁膜を介してシールド電極を設けたことを特徴とす
   るイメージセンサ。