JPH02259578A - 停電検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、停電検出回路に関する０例えば、ＰＯ８端末
などマイクロコンピュータ応用の電子機器において、停
電などによるデータ欠落を防ぐ必要のある機器に利用で
きる。

［従来の技術］ マイクロコンピュータ応用の電子機器において、停電な
どによるデータ欠落を防ぐ必要のある機器では、停を検
出回路により停電を検出し、それをＣＰＵの割込み入力
として用い、その割込み処理によりデータ保全のための
処理を行った後、電源断を持つことが一般的に行われて
いる。

例えば、第３図に示す如く、定電圧回路２の入力電圧Ｖ
＋ｎ（を源回路１の出力電圧）が、停電などにより、定
電圧回路２が定電圧特性を維持できなくなる電圧近くま
で低下すると、停電検出回路３は、停電検出信号ＰＦＡ
をＣＰＵ４へ出力し、その後、遅延回路により遅延して
リセット信号ＲＥＳＥＴをＣＰＵ４へ出力する。ＣＰＵ
４は、停電検出信号ＰＦＡが与えられるとデータ保全の
ための割込み処理を行い、リセット信号ＲＥＳＥＴが与
えられると停止する。従って、遅延回路の遅延時間は、
ＣＰＵ４がデータ保全のための処理に要する時間以上に
設定される。

そこで、停電検出回路３の具体例を第４図に基づいて説
明する。なお、ここでは、停電検出信号ΣＦＡが「Ｈ」
レベルから「Ｌ」レベルに変化したとき割込み処理を起
動させ、かつ、リセット信号ＲＥＳＥＴとしてｒＨＪレ
ベルの信号が与えられたとき停止するＣＰＵを想定して
説明する。

同停電検出回路３は、大きく分けて、前記定電圧回路２
の入力電圧Ｖ　ｉｎ（電源回路１の出力電圧）が、所定
電圧、つまり定電圧回路２が定電圧特性を維持できなく
なる電圧近くまで低下したときｒｌ、Ｊレベルの停電検
出信号ＰＦＡを出力する電源監視回路１１と、遅延回路
２１とから構成されている。

電源監視回路１１は、コンパレータ１２およびトランジ
スタ１３を含む、コンパレータ１２は、前記定電圧回路
２の入力電圧Ｖｉｎを比較電圧Ｖ　ｒｅＬと比較し、ｒ
）（Ｊまたは「Ｌ」レベルの信号を出力するように構成
されている。詳細には、前記電圧Ｖｉｎが、前記定電圧
回路２が定電圧特性を維持できなくなる電圧より若干高
めの電圧Ｖｔｈ＋（Ｈ）を越えたとき「Ｌ」レベルの信
号を出力してトランジスタ１３をオフさせ、逆に、電圧
ＶｔＬ　（Ｌ）以下となったとき「）■」レベルの信号
を出力してトランジスタ１３をオンさせるように構成さ
れている。トランジスタ１３がオンすると、停電検出信
号ΣＦＡは「Ｌｊレベルになるので、ＣＰＵ４は割込み
処理を起動させる。なお、可変抵抗ＶＲ，は、前記電圧
Ｖｔｈ、　（Ｈ）　、　Ｖｔｈ、　（Ｌ）の調整用であ
る。また、電圧Ｖｔｈ、　（Ｈ）　、　Ｖｔｈ。

（［）の差は、抵抗Ｒｔ　、　Ｒ２の比によって決まる
ヒステリシス電圧である。

遅延回路２１は、前記電源監視回路１１の出力を入力と
する抵抗ＲとコンデンサＣとからなる時定数回路２２と
、コンパレータ２３とを含む。コンパレータ２３は、時
定数回路２２の出力電圧■１を一方の入力端一に接続し
比較電圧Ｖ　ｒｅＬを他方の入力端子に接続し両者の比
較によってｒＨＪまたは「Ｌ」レベルのリセット信号Ｒ
ＥＳＥＴを出力するように構成されている。ここでは、
■１≧Ｖｔｈ２　（Ｈ）　＝ｖ　ｒｅｆ２±（Ｒ３／　
（Ｒ３＋Ｒａ　）　Ｘ　（ＶＣＣＶ　ｒｅＬ２）　）の
とき、リセット信号ＲＥＳＥＴは「Ｌ」レベルである。

また、 ■１≦Ｖｔｔｈ　（Ｌ）　＝ｖ　ｒｅｆｚ　ＸＲ４／　
（Ｒ３十Ｒ１） のとき、リセット信号ＲＥＳＥＴは「Ｈ」レベルである
。なお、ヒステリシス電圧は、 Ｖｉｔｈ　（Ｈ）　　ＶｊＬ　（Ｌ）　＝Ｒ３／　（Ｒ
ｓ　＋Ｒ４）ＶＣＣ である。

［発明が解決しようとする課題］ 第４図の停電検出回路３の問題点を第５図のタイミング
チャートをもって説明する。

電源オン後、電圧ＶｉｎがＶｉｎ≧ＶｔＦｌ＋　（ｔｌ
）となると、まず、停電検出信号ローが「Ｈ」レベルと
なる１次に、電圧■１が時定数回路２２の時定数（Ｔ＝
ＣＲ）４：て上昇し、ｖ、　≧Ｖｔｈ２　（旧となると
、リセット信号ＲＥＳＥＴは「Ｌ」レベルとなり、ＣＰ
Ｕ４が起動する。

一方、第５図のオフ（１）のタイミングで電源断となる
と、電圧Ｖｉｎが下降し、Ｖｉｎ≦Ｖｔｈ、　（Ｌ）と
なったとき、まず、停電検出信号ＰＦＡは［Ｈ」レベル
から「し」レベルに変化し、ＣＰＵ４に停電処理のため
の割込みを起動させる。やがて、電圧■１が時定数（Ｔ
＝ＣＲ）にて下降し、■１≦ＶｔＬ　（Ｌ）となったと
き、つまり停電検出信号ＰＦＡがｒＨＪレベルから「Ｌ
」レベルに変化したときから時間Ｔ１経過後に、リセッ
ト信号ＲＥＳＥＴはｒＨＪレベルに変化するので、ｃｐ
Ｕ４は停止される。この時間Ｔｌの間に、ＣＰＵ４は停
電処理、つまりデータ保全のための処理を行う。

ところが、電源断のタイミングが第５図のオフ（２）の
場合では、つまり電圧Ｖｉｎが十分に動作電圧Ｖｃｃま
で上昇していない場合では、第５図の破線で示すように
、電圧Ｖ、が下降し始めてからＶ、　≦Ｖｔｈ２　　（
Ｌ）、！：なるまテノ時間Ｔ＋’は、電圧Ｖｉｎが動作
電圧ＶＣＣに達していた時より短く、従って、ＴＩ　’
　＜Ｔ、となる、この時間Ｔ＋Ｔ１はＣＰＵ４の停電処
理に必要とされる時間Ｔ０より大きいことが必要である
。つまり、Ｔ。

＞Ｔ、　′＞Ｔ、である。

一方、電源断時、停電検出信号ｒ丁】がｒ）（Ｊレベル
からｒｌ、Ｊレベルに変化してからリセット信号ＲＥＳ
ＥＴがｒｌ（ｊレベルに安定するまでの時間Ｔ２は、Ｃ
ＰＵ４が暴走しないように動作電圧ＶＣＣの安定供給が
必要である。即ち、条件としてはＴ２≧Ｔ、＞ＴＩ　’
≧Ｔ、でなければならない。

以上のことから、電源断のタイミングにより時定数回路
２２の遅延特性が変動（Ｔ、〜Ｔ１′）するので、これ
を解消するには、時間Ｔ２を大きくする、つまり電源回
路１のタンク回路の容量を必要以上に大きくするか、あ
るいは、時間Ｔ０を小さく、つまり停電処理時間を早め
るために必要以上な高速クロックによってＣＰＵ４を動
作させるかのいずれかである。

このことは、従来の停電検出回路では、時定数回路２２
の変動が大きく、そのため、本来必要とする以上の特性
を電源回路またはＣＰＵ回路に強いるといった欠点をも
っている。

ここに、本発明の目的は、従来のように遅延特性の変動
による他回路への不必要な特性を強いることなく、安定
した遅延特性を備えた停電検出回路を提供することにあ
る。

［課題を解決するための手段］ そのため、本発明では、電源回路からの電圧が所定電圧
より低下したとき停電検出信号を出力する電源監視回路
と、この電源監視回路の出力を入力とする時定数回路お
よびこの時定数回路の出力電圧を一方の入力とし基準電
圧を他方の入力として時定数回路の出力電圧が基準電圧
より低下しなときリセット信号を出力するコンパレータ
を含む遅延回路と、を備えた停電検出回路において、前
記コンパレータの両入力端子間に前記時定数回路の出力
電圧を前記基準電圧より温か高い値まで制限するように
ダイオードを挿入した、ことを特徴とする。

［作　用］ ダイオードによって時定数回路の電圧が制限されている
から、電源断のタイミングに関係なく、停電検出信号が
出されてからリセット信号が出力されるまでの間で、時
定数回路の電圧が変動する電位差を小さくすることがで
き、それに応じて遅延時間の変動幅も小さくすることが
できる。よって、電源断のタイミングに関係なく、安定
した遅延特性を得ることができる。

［実施例］ 以下、本発明の一実施例を第１図および第２図に基づい
て説明する。なお、これらの図の説明に当って、第３図
〜第５図と同一構成要件については、同一符号を付し、
その説明を省略もしくは簡略化する。

本実施例の停電検出回路では、第１図に示す如く、前記
遅延回路２１のコンパレータ２３の両入力端−１＋間に
、時定数回路２２の出力電圧が前記電圧Ｖｔｈ２（Ｈ）
より僅か高い値まで制限されるようにダイオードＤが挿
入されている。ダイオードＤは、アノード側が前記コン
パレータ２３の一方の入力端一に、カソード側が抵抗Ｒ
３を介して前記コンパレータ２３の他方の入力端子に、
それぞれ接続されている。

従って、どのタイミングで電源断となっても、時定数回
路２２の電圧■１が下降し始める電圧は、Ｖ　ｒｅｆ２
＋Ｖｄ　　（Ｖｄ　：ダイオードＤの順方向ドロップ電
圧）から電圧Ｖｔｈ２（Ｈ）の間である。

停電検出信号ＰＦＡがＩ’ＨＪレベルからｒｌ、Ｊレベ
ルに変化してから、リセット信号ＲＥＳＥＴがｒ）（Ｊ
レベルになるまでの間で電圧■１が変動する電位差Δｖ
　ｔｈｉは、 ΔＶｔｈｉ　［ｎ１ｎ）　＝Ｖｔｈ２（Ｈ）　−ＶｔＦ
＋、　（Ｌ）ΔＶｊＬ　（ＩｌａＸ）　＝Ｖ　ｒｅｆｚ
　＋Ｖｄ　　Ｖｔｈｉ　（Ｌ）となる。

従って、 ΔＶｔｈｚ　（１ｉｎ）　＝Ｖ　ｒｅｆｔ　＋　（Ｒ３
／　（Ｒｍ　＋Ｒ４）　ｘ　（Ｖｃｃ−Ｖ　ｒｅｆｘ　
）　１−Ｖｔｈｚ　（ｔ） ΔＶｔｈ２（ｎａｘ）　＝Ｖ　ｒｅｆｚ　＋Ｖｄ−Ｖｔ
ｈ２（Ｌ）となる。

よって、ここで、ダイオードＤの順方向ドロップ電圧Ｖ
ｄがＲ）　／　（Ｒ３＋Ｒ４）　Ｘ　（ＶＣＣＶｒｅｆ
ｘ　）に近くなるように設定すれば〔ただし、Ｖｄ　＞
Ｒ３／　（Ｒ３＋Ｒ４，）　ｘ　（Ｖｃｃ−Ｖ　ｒｅｆ
＊　）〕、ΔＶｔｈ２１ａｉｎ）とΔＶｔｈ２（ｌａｘ
）との差がなくなるので、安定した遅延特性を得ること
ができる（第２図中破線参照）。

即ち、時間Ｔ＋　、Ｔ、−がＴ　ｌ　”Ｆ　Ｔ　１−と
なり、粂件としてはＴ２＞Ｔ、弁Ｔ、−＞Ｔｏとなるか
ら、従来例よりＴ２を小さく、または、Ｔｏを大きくす
ることができる。

一例として、Ｖｃｃ＝５　［Ｖ］　、Ｖ　　ｒｅＬ　＝
２゜５　［Ｖ］　、Ｖｄ　＝０．６　［Ｖ］　のとき、
Ｒ３／（Ｒ３＋Ｒ鴫）＝１１５とすると（Ｒ，＝＝４Ｘ
Ｒ３である。）、 ｖｔｈ２（Ｈ）　＝３．０　［Ｖ］ Ｖｔｈｉ　　は）＝２．０　　［Ｖコ となる。

このとき、本実施例では、 Ａ　Ｖ　ｔＬ　（ｌｉｎ）　＝　１　［Ｖ　］ＡＶｔｈ
２　（ｆｆｉａＸ）　＝　１　、１　［Ｖ］であるから
、両者の差は１０％である。これに対して、従来例では
、 ΔＶｊｈ２　（ＩｌＩｎ）＝　１　　［ＶコΔＶｔＬ　
（ｌａｘ）　＝　３　［Ｖ］であるから、両者の差は３
倍である。このことは、時間Ｔ＋　、Ｔ＋　　−もそれ
相当の変動が生じることから、本実施例の方が十分安定
した遅延特性が得られることが判る。

［発明の効果］ 以上の通り、本発明によれば、コンパレータの一方に入
力される時定数回路の電圧をダイオードにより制限する
ようにしたので、従来のように遅延特性の変動による他
の回路への不必要な特性を強いることなく、安定した遅
延特性を備えた停電検出回路を提供することができる。

■、・・・時定数回路の電圧、 ＰＦＡ・・・停電検出信号、 ＲＥＳＥＴ・・・リセット信号。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示すもので、
第１図は回路図、第２図はそのタイミングチャートであ
る。第３図は停電検出回路を備えた電源供給回路を示す
回路図である。第４図および第５図は従来の停電検出回
路を示すもので、第４図は回路図、第５図はそのタイミ
ングチャートである。 １・・・電源回路、 １１・・・電源監視回路、 ２１・・・遅延回路、 ２２・・・時定数回路、 ２３・・・コンパレータ、 Ｄ・・・ダイオード、 Ｖｉｎ・・・定電圧回路の入力電圧、 （電源回路の出力電圧）、

Claims (1)

【特許請求の範囲】
1. （１）電源回路からの電圧が所定電圧より低下したとき
   停電検出信号を出力する電源監視回路と、この電源監視
   回路の出力を入力とする時定数回路およびこの時定数回
   路の出力電圧を一方の入力とし基準電圧を他方の入力と
   して時定数回路の出力電圧が基準電圧より低下したとき
   リセット信号を出力するコンパレータを含む遅延回路と
   、を備えた停電検出回路において、 前記コンパレータの両入力端子間に前記時定数回路の出
   力電圧を前記基準電圧より僅か高い値まで制限するよう
   にダイオードを挿入した、 ことを特徴とする停電検出回路。