JPH02259944A - 記憶負荷分散方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、複数のユーザが、個別にアクセス可能な複数
のメモリ・モジュール（メモリ・バンク）からなる共通
のまたは共用のメモリにアクセスできるというシステム
に関し、より詳細には、全メモリ・モジュール間で負荷
、すなわち記憶装置利用度の均衡をとる方法に関する。

Ｂ、従来の技術 プロセッサ、入出力装置、バッファ等、複数の共用資源
を有するシステムでは、システムの性能を最適化するた
め、資源相互用の負荷すなわち利用度の均衡をとること
が重要である。複数の装置間で利用度の均衡をとるため
の解決策は、下記の特許明細書及び発表論文のリストに
反映されているように、いくつも提案されている。

米国特許第３７０２００６号「入出力装置の利用度の均
衡をとる方法（Ｍｅｔｈｏｄ　ｆｏｒ　Ｂａｌａｎｃｉ
ｎｇｔｈｅ　　ＩＪｔｉｌｉｚａｔｉｏｎ　　ｏｆ　　
Ｉｎｐｕｔｌｏｕｔｐｕｔ　　Ｄｅｖｉｃｅｓ）　　Ｊ
　　；米国特許第４４０３２８８号「データ処理作業負
荷の均衡化（Ｂａｌａｎｃｉｎｇ　Ｄａｔａ−Ｐｒｏｃ
ｅｓｓｉｎｇＷｏｒｋｌｏａｄｓ）　Ｊ　；米国特許第
４（３３３３８７号「複数ユニット・システムにおける
負荷の均衡化（Ｌｏａｄ　Ｂａｌａｎｃｉｎｇ　ｉｎ　
ａ　Ｍｕｌｔｉｕｎｉｔ　Ｓｙｓｔｅｍ）　ＪＩＢＭテ
クニカル・ディスクロージャ・プルテンの発表論文：Ｊ
、Ａ、　？クローリン（ＭｃＬｏｕｇｈｌｉｎ）「緩衝
周辺サブシステムの負荷の均衡化（ＬｏａｄＢａｌａｎ
ｃｉｎｇ　Ｂｕｆｆｅｒｅｄ　Ｐｅｒｉｐｈｅｒａｌ　
５ｕｂｓｙｓｔｅｓ）　Ｊ　％Ｖｏ１．２４．Ｎｏ、Ｉ
Ｂ　（１９８１年６月）、１）Ｉ）、７０７〜７０９、
Ｄ、Ｃ：Ｉ−ル（Ｃｏｌｅ）他、（緩衝周辺システムの
再較正（Ｒｅｃａ　ｌ　１ｂｒａｔ　ｉｎｇＢｕｆｆｅ
ｒ　　Ｐｅｒｉｐｈｅｒａｌ　　５ｙｓｔｅ＋＊ｓ）Ｊ
　　Ｎ　　Ｖ　　ｏ　　ｌ　　、　　２　４１Ｎｏ、２
　（１９８１年７月）、ｐｐ、１０４１〜１０４２：Ｇ
、Ａマツクレーン（ＭｃＣｌａｉｎ）他、「入出力用多
重利用度閾値制御（ＭｕｌｔｉｐｌｅＵｔｉｌｉｚａｔ
ｉｏｎ　Ｔｈｒｅｓｈｏｌｄ　Ｃｏｎｔｒｏｌ　ｆｏｒ
　ｌ１０）１Ｊ　：Ｖｏｌ、２４、Ｎｏ、３　（１９８
１年８月）、ｐ。

１４０６；Ｄ、Ｗ、ポルトン（Ｂｏｌｔｏｎ）他、「共
用記憶装置における実／仮想組合せ固定サイズ緩衝機構 （Ｃｏｍｂｉｎｅｄ　Ｒｅａｌ−Ｖｉｒｔｕａｌ　Ｆｉ
ｘｅｄ−Ｓｉｚｅ　ＢｕｆｆｅｒＭｅｃｈａｎｉｓｍ　
ｉｎ　５ｈａｒｅｄ　Ｓｔｏｒａｇｅ）Ｊ　Ｎ　Ｖ　ｏ
　ｌ　、　２７１Ｎｏ、４Ｂ　（１９８４年９月）、ｐ
ｐ、２８５５〜２８８０゜ これらの既知のすべての解決策では、負荷または利用度
状況に関する情報を保持するために中央で保管するレコ
ードが必要であり、あるいは必要な情報を獲得し、負荷
均衡化のために制御を行なうための中央処理が実施され
ており、その上、負荷状況または関係する制御情報ある
いはその両方を収集または分配するために、特別の転送
を実施しなければならない。

均衡化情報を中央で記憶または処理すると、同時に多数
のトランザクションが行なわれるとき、混雑が生じる恐
れがあり、また当該の装置が故障した場合は害があり、
また追加のデータ転送が必要なために性能が低下する。

さらに、所与の構成に対して集中更新手段が設計されて
いる場合には、システムのモジュール式拡張が不可能に
なることもある。

Ｃ０発明が解決しようとする課題 本発明の主目的は、複数のユーザ用の共用記憶装置を形
成する複数の記憶モジュール間の負荷を、完全に分散式
に均衡をとるための技術を考案することにある。

本発明の他の目的は、負荷状況情報を交換するために特
別のデータ転送を必要としない、共用のモジュール式メ
モリ用の負荷均衡化技術を提供することにある。

本発明の他の目的は、ユーザの装置、そのインターフェ
ースと接続機構、または共通に使用される装置に変更や
修正を加える必要なしに、メモリ・モジュールまたはメ
モリ・バンクの数をモジュール式に拡張できる、メモリ
負荷均衡化機構を考案することにある。

０１課題を解決するための手段 上記の目的は、前記の特許請求の範囲に定義する共用メ
モリ負荷均衡化の方法によって達成される。

本発明は、各ユーザ装置にメモリ負荷状況マツプを設け
ることにより、最小の追加動作で追加の情報転送なしに
、記憶装置の負荷の均衡をとることができる。更新の際
には、メモリ・バンクからユーザ装置へ何らかの方法で
頻繁に転送されるコマンド回答をキャリアとして使用す
ることにより、個々の情報の転送は不要である。

Ｅ、実施例 １）システムの概要 第１図に、本発明が適用されるシステムの構成を示す。

原理的には、これは、複数のユーザが、全ユーザ用の共
通（または共用）メモリとして機能する複数のメモリ・
バンク（メモリ・モジュール）に接続されているシステ
ムである。こうした装置は、例えば通信制御装置で使用
されている。

各メモリ・ユーザＭＵ　（１１Ａ１１１Ｂ、・・・ＩＩ
Ｎ）は、それ自身のメモリ・インタフェースＭＩ　（１
３Ａ１１３Ｂ、・・・１３Ｎ）を介して共通の相互接続
ネットワークＮＷ（１５）に接続されている。メモリ・
バンクＭＢ　（１７Ａ１１７Ｂ１・・・１７Ｎ）は同じ
装置であり、相互接続ネットワークに個別に接続されて
いる。

相互接続ネットワークは、複数ポート・パケット交換機
であり、そのポートの１つにデータ・パケットが入るの
に応答して、それらのパケットを必要とされる出力ポー
トに経路指定することができる。こうしたネットワーク
は既知であり、例えば下記の発表論文及びその中に引用
されている参照文献に記載されている。Ｔ、フェン（Ｆ
ｅｎｇ）「相互接続ネットワークの調査（Ａ　５ｅｒｖ
ｅｙ　ｏｆＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ　　Ｎｅｔ
ｗｏｒｋｓ）　　Ｊ　　１　ＩＥＥＥ　　Ｃｏｍｐｕｔ
ｅｒ。

１９８１年１２月号％ｐ１）、１２〜３０；Ｖ、Ｐ。

フマル（にｕｍａｒ）他「増補シャフル交換多段相互接
続ネットワーク　（Ａｕｇｍｅｎｔｅｄ　Ｓｈｕｆｆｌ
ｅ−ＥｘｃｈａｎｇｅＭｕｌｔｉｓｔａｇｅ　Ｉｎｔｅ
ｒｃｏｎｎｅｃｔｉｏｎ　Ｎｅｔｗｏｒｋｓ）　Ｊ、Ｉ
ＥＥＥ　Ｃｏｍｐｕｅｒｚ　１９８７年６月号、ｐｐ、
３０〜４０゜ この全体配置の利点は、（相互接続ネットワークが十分
な容量とボートを有する限り）モジュール式に拡張でき
ることである。ユーザの数及びその必要記憶容量に合わ
せて、メモリ・バンクの数を変えることができる。

メモリ・アクセス用のコマンド及び制御ｈｉ報（７）全
体的流れを、第２図に概略図として示す。

メモリ・ユーザＭＵは、所望の動作を指定しパラメータ
を含む、メモリ制御ワードＭＣＷを作成する。ＭＣＷは
メモリ・インタフェースＭＩに転送される。ＭＩは、コ
マンド要求を処理し、メモリ・バンクＭＢの１つにコマ
ンドを送る。コマンドはＭＢで実行（データの記憶、デ
ータの読取り等）され、コマンド応答がＭＩに戻される
。ＭＩは、ＭＢから受け取った応答を反映する状況デー
タと、恐らくはメモリ動作がどのように完了したかを反
映する追加の状況データを作成し、これらの状況データ
は、メモリ状況ワードＭＳＷ中でＭＵに転送される。

以下の説明では、「コマンド」の語は、実際にはメモリ
のユーザ／メモリーインタフェースからメモリ・バンク
に送られる、メモリ動作の要求（ＣＲＥＡＴＥコマンド
、ＰＵＴコマンド等）を七すものとする。

ＭＣＷ及びＭＳＷのコマンド及びコマンド応答のフォー
マットについては、後で第３図及び第４図に関して説明
する。

コマンドの処理は、（ＭＩ中の）論理層によって行なわ
れる。論理層は、下方にＭＵのローカル・メモリへの読
取り／書込みアクセスを可能にするメモリ・ユーザとの
インタフェースを有し、上方に相互接続ネットワークＮ
Ｗとの別のインタフェースを有する。ＭＩ論理層とその
動作の詳細については、後で第５図及び第６図に関して
説明する。

本システムに関して仮定する１つの原理は、メモリ・バ
ンク間でのユーザ・データの分配が任意であることであ
る。すなわち、メモリ・バンクとユーザの間に固定した
関連あるいは事前割当てはない。この原理から生じる１
つの問題は、メモリ・バンクの利用（負荷）が不均等に
なる恐れのあることである。すなわち、少数のメモリ・
バンクがデータで完全に一杯になっているのに、他のバ
ンクはまったく使用されないことがある。その結果、混
雑や不要な待ち時間や平行性の喪失が生じるが、それら
は、利用可能な全記憶空間がすべてのデータを記憶する
のに十分である限り、避けることができるはずである。

本発明は、すべてのメモリ・バンク間で負荷の均衡をと
ることにより、この問題を解決するものである。

２）負荷の均衡をとるための技法 この説明では、「負荷」という語は、次の意味で使用す
る。メモリ・バンクの負荷とは、当該のメモリ・バンク
内に現存するレコードに実際に割り当てられている記憶
空間の（バイト、ワード、あるいは２５６バイトのブロ
ック等の単位で表した）量である。

メモリ・バンクの「負荷状況」とは、メモリ・バンクの
現負荷と所定の閾値との比較の結果である。この閾・値
は、たとえば当該のメモリ・バンクで利用可能な全記憶
空間の７０％である。この負荷状況は、２進「負荷状況
標識」で表すことができる。（希望するなら、もちろん
数段階の負荷状況を定義することも可能である。すなわ
ち、実際の負荷を異なる３つの閾値と比較すると、異な
る４つの負荷状況標識が得られ、それを２ビツトで表す
ことができる。） 設定されているすべてのメモリ・バンク間で負荷（記憶
域利用度）の均衡をとるための本発明の解決策は、次の
ように要約できる。

ａ）各ユーザの所に（例えばメモリ・インタフェース中
に）ζ導入されている各メモリ・バンクの負荷状況に関
するテーブル（マツプ）を設ける。

ｂ）ユーザが共用メモリ中に新しいレコードを作成した
いときは、負荷状況テーブルを照会（して可能なら低負
荷のメモリ・バンクを選択）することにより、メモリ・
バンクの１つを選択する。

Ｃ）メモリ・バンクからユーザに何らかの形で戻される
各情報ブロック（例えばそのユーザから受け取りそのユ
ーザのために実行されたメモリ・コマンドの肯定応答）
に、当該のメモリ・バンクの負荷状況に関する若干の情
報を含める。

ｄ）受け取った負荷状況情報を入力することにより、ユ
ーザの所（またはメモリ・インタフェース）に設けた負
荷状況テーブルを更新する。

この新規な技法を用いることにより、負荷状況情報が、
何らかの形で転送される情報ブロック中で運ばれるため
、最小限の追加動作で、追加のデータ転送を必要とせず
に、すべてのメモリ・バンク間に負荷を均等に分配させ
ることが可能となる。

３）メモリ・インタフェースの機能とコマンドのフォー
マット メモリ・インタフェースＭＩの機能は、各メモリ・ユー
ザＭＵへの標準的な分散メモリ・インタフェースを提供
することにある。ＭＩは、メモリ・ユーザＭＵから提示
されるメモリ・コマンドを次のように処理する。ＭＩは
、（本発明の負荷均衡化技法を用いて）適切なメモリ・
バンクＭＢを選択し、相互接続ネットワークＮＷを介し
てそのＭＢへの接続をセットアツプし、コマンド（デー
タを含むこともある）を作成しその接続を介して送出し
、コマンド応答（場合によっては、やはりデータを含む
こともある）を待ち、接続を解除し、メモリ・ユーザＭ
Ｕ向けの完了状況データを作成する。

各コマンドは１２バイトのヘッダと、その後に続く任意
選択のデータ・フィールドから構成される。各コマンド
応答は、任意選択のデータ・フィールドと、その後に続
く５バイトのトレーラから構成される。

異なる４種のメモリ・コマンドとそれに関連するコマン
ド応答が設けられている。そのフォーマットを第３図に
示し、それらのコマンドについて以下に簡単に説明する
。

ＣＲＥＡＴＥ　（フォーマット：　Ｃｍｄのみ）このコ
マンドは、共用メモリ中にレコード（記憶域の論理単位
）を作成させ、それに論理レコード・アドレス（ＬＲＡ
）を割り当てさせるものである。ＬＲＡは、システム特
をの参照であり、共用メモリ中のメモリ・レコードを取
り出せるようにする。本明細書で開示する新しい負荷均
衡化技法に従って、メモリ・バンクＭＢが選択される。

（データがまだ記憶されていない間は）新しいレコード
に記憶空間が割り振られない。

コマンド応答は、ＬＲＡを当該のメモリ・インタフェー
スＭＩに戻す。

ＰＵＴ　（フォーマット：　ＣｍｃＬ　ＬＲＡ％　Ｄｓ
データ） ＰＵＴコマンドは、それが運ぶデータを指定されたレコ
ード（ＬＲＡ）の指定された変位りの所に書き込ませる
ものである。（ＰＵＴコマンドが実行されるとき）デー
タが記憶できるように十分な記憶空間がそのレコードに
割り振られる。

コマンド応答は、（各コマンド応答に含まれる戻りコー
ドＲＣ以外には）特定のデータをメモリ・インタフェー
スＭｌに戻さない。

ＧＥＴ　（フォーマット：ＣｍｄｌＬＲＩ　Ｄ）Ｎ） ＧＥＴコマンドは、指定されたレコード（ＬＲＡ）の指
定された変位りからＮデータ・バイトを読み取らせるも
のである。

コマンド応答は、Ｎデータ・バイトをメモリ・インタフ
ェースＭＩに戻す。

ＲＥＬＥＡＳＥ　（フォーマット：　Ｃｍｄ、ＬＲＡ） ＲＥＬＥＡＳＥコマンドは、指定されたレコード（ＬＲ
Ａ）を取り消させ、それに関連する記憶空間を解放させ
るものである。

コマンド応答は、（戻りコード以外には）特定のデータ
を含まない。

戻りコードの構造と負荷状況標識 戻すコード（ＲＣ）は、メモリ・バンクから戻される各
コマンド応答の一部分で、次の構造をもつ８ビツト・バ
イトである。最初の４ビツトＲＲＲＲは、当該のメモリ
・コマンドの完了状況を示す特定のコードである。５番
目のビットＬは、負荷状況標識（ＬＳＩ）であり、その
２進値は当該のメモリ・バンクの負荷状況を示す。１は
（所与の閾値より低い）低負荷を表し、０は高負荷を示
す。

ＲＣの最後の３ビツトは、この例では使用しない。しか
し、いくつかの記憶域の負荷段階を区別するのにこれら
を使用することができる。（上記の１ビツトの代りに）
２ビツトの負荷状況標ａＬを使用する場合、利用度また
は負荷の４つの段階を区別することができる。

コマンド応答中で戻されるＬＳＩは、ＭＢにより、「空
き記憶空間」と「空き記憶空間閾値」の２つの量の比較
に基づいて生成される。空き記憶空間とは、そのレコー
ドにも割り当てられていないＭＢ中の記憶位置の量であ
る。この量は、コマンドの実行中、ＭＢ制御ブロックに
よって維持される。ＣＲＥＡＴＥコマンドとＧＥＴコマ
ンドは空き記憶空間を消費しないので、この量は変化し
ない。ＰＵＴコマンドは記憶空間を消費するので、空き
記憶空間が減少する。ＲＥＬＥＡＳＥコマンドは、空き
記憶空間を増加させる。空き記憶空間閾値とは、各ＭＢ
中で初期設定されている値である。

ＭＢの動作は、本発明の主型ではないので、これ以上説
明しない。

４）メモリ・ユーザとメモリ制御ブロックメモリ・ユー
ザは、、ＭＵコロ−ル・メモリと呼ばれる主記憶装置を
備えたマイクロプロセッサと見なすことができる。メモ
リ・コマンドは、共用メモリ（全メモリ・バンクＭＢの
全体）とＭＵコロ−ル・メモリの間でデータを移動させ
る。

メモリ・ユーザＭ’Ｕとそのメモリ・インタフェースＭ
Ｉの間の情報交換は、メモリ制御ブロックを用いて行な
われる。メモリ制御ブロックのフォーマットを第４図に
示す。

メモリ・コマンドは、メモリ・ユーザＭＵにより、「メ
モリ・コマンド・ワードｊ　（ＭＣＷ）と呼ばれる制御
ブロックとして提示され、メモリ・ユーザＭＵのローカ
ル・メモリ中でセットアツプされる。ＭＣＷは、メモリ
・コマンドの種類（ＣＲＥＡＴＥｌＧＥＴ、ＰｔＪＴ、
ＲＥＬＥＡＳＥ）、論理レコード・アドレス（ＬＲＡ）
　、レコード内でのデータの変位（Ｄ）、データ・カウ
ント（Ｎ）　、及びＭＵコロ−ル・メモリ内のデータ域
のアドレス（ローカル・メモリ・ポインタＬＭＰ）を指
定する制御情報である。

完了状況データは、メモリ・インタフェースＭＩからメ
モリ・ユーザＭＵにＭＵコロ−ル・メモリ中の制御ブロ
ック「メモリ状況ワードＪ　　（ＭＳＷ）として提示さ
れる。完了状況データは、コマンドの実行が溝足できる
ものであったか否かに関する情報（ＣＣ）を含む。ＣＲ
ＥＡＴＥコマンドの場合は、ＭＳＷは作成されるレコー
ドの論理レコード・アドレス（ＬＲＡ）も含む。

５）メモリ・インタフェース論理回路 メモリ・インタフェース論理回路の構成図を第５図に示
す。その要素及び構造は、次の通りである。

ＭＩは、基本的に中心部分３１、相互接続ネットワーク
（ＮＷ）ボー）３３、ＤＭＡ部分またはユーザ・ボート
３５、及び制御部３７を含む。

中心部分３１は、演算論理機構（ＡＬＵ）４１、アキエ
ムレータ・レジスタ（ＡＣＣＵ）４３、ローカル記憶機
構ＬＳ４５、及びローカル記憶アドレス・レジスタＬＳ
ＡＲ４７を含む。Ａバス４９とＢバス５１がＡＬＵの入
力端に接続され、結果バス５３がＡＬＵの出力端に接続
されている。ＬＳに入力されたデータは線５５．５７．
５９を介して転送され、ＬＳから出力されたデータは線
６１を介して転送される。

ＮＷポート３３は、レジスタ４個とカウンタ１個を含む
。ＮＷ入カデータ（ＮＷＤ　Ｉ　）レジスタ６３は、Ｌ
Ｓの出力線６１と双方向ＮＷデータ・バス６５の間に接
続されている。ＮＷ出力データ（ＮＷＤＯ）レジスタ８
７は、ＬＳのデータ入力線５５とＮＷデータ・バス６５
の間に接続されている。ＮＷ入力制御（ＮＷＣＩ　）レ
ジスタ６９は、ＡＬＵの結果バス５３とＮＷ制御入力線
７１の間に接続されている。ＮＷ出力制御（ＮＷＣＯ）
レジスタ７３は、Ａバス４９とＮＷ制御出力線７５の間
に接続されている。ＮＷカウンタ（ＮＷＣＴ）７７は、
ＡＬＵ結果バス５３からその入力を受け取る。ネットワ
ークからバイトを受け取ったとき（またはネットワーク
にバイトが送られたとき）、ＮＷカウント７７の内容が
１だけ増分（または減分）され、Ｏかどうかテストされ
る。

ユーザ・ポート３５は、レジスタ３個とカウンタ１個を
含む。ＭＵ入力データ（ＭＵＤ　Ｉ　）レジスタ７９は
、ＬＳ入力線５７と双方向ユーザ・データ・バス８１の
間に接続されている。ＭＵ出力データ（ＭＵＤＯ）レジ
スタ８３は、ＬＳ出力線６１とユーザ・データ・バス８
１の間に接続されている。ＭＵアドレス（ＭＵＡ）レジ
スタ８５は、ＡＬＵ出力バス５３とユーザ・アドレス線
８７の間に接続されている。ＭＵカウンタ（ＭＵＣＴ）
８９は、ＡＬＵ結果バス５３からその入力を受け取る。

ユーザからバイトを受け取ったとき（またはユーザにバ
イトが提供されたとき）、その内容が１だけ減分され、
０かどうかテストされる。

制御部３７は、次のデータまたは制御信号を供給する。

１Ｆ　　　　＝　　即値フィールド（ＬＳオペランドま
たはＬＳアドレス） ＡＬＵＯＰ＝　　ＡＬＵ命令コード（ＡＤＤｌＳＵＢＴ
ＲＡＣＴｌＡＮＤｌｏＲ，Ｘ ０Ｒ１ＲＯＴＡＴＥ等） ＡＢＳ＝Ａバス・ソース ＢＢＳ＝Ｂバス・ソース ＬＳＯＰ　　＝　　ＬＳ命令コード（ＲＥＡＤ、ＷＲＩ
ＴＥ、Ｎ０ＯＰ） ＬＳＡ＝ＬＳアドレス制御 ＭＩＳＣ＝　　レジスタへの書込み、ＤＭＡの起動など
のための雑制御 Ｍｌ論理回路は、次の機能を有する。

１、Ｍｌ論理回路は、２個のオペランドに対して算術演
算とプール演算を行なうことができる。

その１つは制御部が生成する即値（ＩＦ）であり、もう
１つはＬＳ位置または制御レジスタの内容である。

２、ＭＩ論理回路はＭＵローカル・メモリに読取り／書
込みアクセスを行なうことができ、ローカル・メモリ・
アドレス及びバイト・カウントはそれぞれＭＵアドレス
・レジスタ（ＭＵＡ）とＭＵカウント・レジスタ（ＭＵ
ＣＴ）中で指定される。書込み中のデータのソース（ま
たは読取り中のデータの宛先）は、ＬＳアドレス・レジ
スタ（ＬＳＡＲ）によってアドレスされるＬＳである。

３、ＭＩ論理回路は、「ＮＷ入力制御レジスタ（ＮＷＣ
Ｉ）に接続要求とＭＢアドレス（識別子）をロードし、
「ＮＷ出力制御レジスタ（ＮＷＣＯ）」中で接続許可が
戻されるのを待つことにより、相互接続ネットワークＮ
Ｗを介してメモリ・バンクＭＢへの接続を確立すること
ができる。同様に、ＮＷＣＩに接続解除要求をロードし
、ＮＷＣＯ中で接続許可が戻されるのを待つことにより
、その接続が解放できる。相互接続ネットワークＮＷは
本発明の主題ではないので、これ以上詳しくは説明しな
い（相互接続ネットワークについて記載した文献は、第
１節に挙げた）。メモリ・バンクＭＢへの接続が確立さ
れると、ＭＩ論理回路はその接続を介して双方向データ
転送を行なうことができる。ＬＳＡＲが値Ａに初期設定
され、ＮＷカウント・レジスタ（ＮＷＣＴ）が値Ｎに初
期設定されていると仮定すると、ＬＳ　（Ａ）にあるＮ
バイトが読み出されてＭＢに送られる。このインバウン
ド・データ転送は、ＮＷＣＴ＝Ｏ及びＬＳＡＲ＝Ａ＋Ｎ
のとき終了する。次いで、ＭＢはバイト・ストリングを
戻し、それが受け取られて、ＬＳのアドレスＡ＋Ｎから
始まるアドレスの所に記憶される。受け取ったバイトの
数は、アウトバウンド転送の完了時にＮＷＣＴ中で得ら
れる。このようにして、コマンド及びコマンド応答がメ
モリ拳インタフェースＭＩとメモリ・バンクＭＢの間で
交換される。

６）メモリ・インタフェース論理回路でのコマンド処理 第６図の流れ図は、メモリ・インタフェース間工論理回
路でのコマンド処理の間に実行される諸ステップを示す
。具体的には、この図は、本発明の負荷均衡化技法の重
要な部分であるメモリ利用度（メモリ負荷状況）情報が
、メモリ・コマンドの処理時にどのように扱われるかを
示している。

ステップＡ：　　ＭＩが、（ＤＭＡ技法を用いてユーザ
のローカル・メモリからメモリ制御ワードＭ　Ｃ’Ｗを
読み取り、ＭＣＷを自分のローカル記憶装置ＬＳに記憶
する。次いで、コマンドを復号する。コマンドがＣＲＥ
ＡＴＥコマンドか否かに応じて、次に２つのステップの
どちらかをとる。

ステップＢｌ　（Ｃｍｄ＝ＣＲＥＡＴＥ）：　　負荷均
衡化技法（第７図に関して第７節で説明する選択）に応
じて、メモリ・バンクの一つが選択される。現メモリ・
バンクを指定するＣＭＢ変数（下記で説明する）がセッ
トアツプされる。

ステラＢ２　（Ｃｍｄ＝ＣＲＥＡＴＥ以外）：このコマ
ンド用に使用するメモリ・バンクＭＢがＭＣＷのＬＲＡ
フィールドによって決定される。

下記第７節すの注記を参照のこと。（現メモリ・バンク
を指定する）ＣＭＢ変数がセットアツプされる。

ステップＣ：　　Ｍｌが、相互接続ネットワークＮＷを
介して現ＣＭＢで指定されるメモリ・バンクに至る接続
を確立する。コマンドがローカル記憶装置中でセットア
ツプされる（これは負荷均衡化技法にとって重要ではな
いので、詳細は示さない）。ＬＳ中のコマンドの開始ア
ドレスがＬＳＡＲに入力され、コマンドのバイト・カウ
ントがレジスタＮＷＣＴにロードされる。次いでにコマ
ンドが選択されたメモリ・バンクＭＢに送られる。

ＭＢからコマンド応答が戻されるのを待つ。

ステップＤ：　　ＭＩ中でコマンド応答を受け取ると、
それが処理される（これは負荷均衡化技法にとって重要
ではないので、詳細は示さない）。

戻りコードのＬビットが、負荷状況標識ＬＳＩとして保
持される。

ステップＥ：　　ＬＳＩビットをテストして、今使用し
たＭＢの負荷状況を決定する。その結果に応じて、次に
２つのステップのどちらかをとる。

ステラＦｌ　（ＬＳＩ＝１）：　　選択されたＭＢが低
負荷状態にある。（下記で説明する、すべての低負荷メ
モリ・バンクを識別する）ＬＬ変数と、（現メモリ・バ
ンクを指定する）ＣＭＢ変数が、ＯＲ演算によって組み
合わされて、その最後に使用した（コマンド応答によっ
てその負荷状況を報告したばかりの）メモリ・バンクが
低負荷状態になるように、ＬＬを更新する。

ステップＦ２　（ＬＳＩ＝Ｏ）：　　選択されたＭＢが
高負荷状況にある。（すべての低負荷メモリ・バンクを
識別する）ＬＬ変数と、（現メモリ・バンクを測定する
）ＣＭＢ変数が、ＡＮＤ演算によって組み合わされて、
当該のＭＢの高負荷状況を反映するように、ＬＬを更新
する。

ステップＧ：　ここでＭＩがそのローカル記憶装置ＬＳ
内のメモリ状況ワードＭＳＷを（コマンド応答と一緒に
受け取った情報を使って）セットアツプする。次いで、
ＭＳＷが開始するＬＳアドレスをＬＳＡＲにロードし、
ＭＳＷのバイト・カウントをカウンタＭＵＣＴにロード
し、ＬＳからのＭＳＷをユーザのローカル・メモリにコ
ピーする。最後に、相互接続ネットワークを介するＭＢ
への接続が解除される。

メモリ・バンクの選択及び負荷状況のマツピング用のＭ
Ｉ内のプール変数 この処理では、４個のプール変数ＣＭＢ１ＲＲ。

ＴＬｌＬＬを使用する。これらの変数はメモリ・インタ
フェースＭＩのローカル記憶域（ＬＳ）内にあり、下記
のように定義される。この４個の変数は、現在当該のＭ
Ｉが使用中のメモリ・バンクＭＢ、ラウンド・ロビン変
数、導入済みのすべてのメモリ・バンクの統合リスト、
及び現在低負荷状況にある（すなわち、もつとＣＲＥＡ
ＴＥ要求を受けることができる）メモリ・バンクのリス
トを提供する。下記の例では、メモリ・バンクの最大数
は８であると仮定する。９個以上のメモリ・バンクが設
けられる場合は、この３つの変数は、下記で仮定するよ
うにただの１バイトではなく、２バイト（以上）でなけ
ればならない。

現メモリ・バンク（ＣＭＢ） Ｏから７までの番号をつけた８ビツト変数。

現コマンドに関係する選択されたメモリ・バンクＭＢを
示す位置の１ビツト以外の全ビットはゼロである。

例：　　ＣＭＢ＝ＯＯ１０００００ この例では、ＭＢ番号２が選択されている。

ラウンド・ロビン変数（ＲＲ）： ０から７までの番号をつけた８ビ・ソト変数。

ａ後のｃＲＥＡＴＥコマンドの間に選択されたメモリ・
バンクＭＢを示す位置の１ビツト以外の全ビットがゼロ
である。

例：　　ＲＲ＝ＯＯＯ１００００ この例では、ＭＩが出した最後のＣＲＥＡＴＥコマンド
の間に、ＭＢ番号３が選択された。

総合リスト（ＴＬ）： ０から７までの番号をつけた８ビツト変数。

ＴＬ中のビット位置が導入済みメモリ・バンクＭＢにマ
ツプされる。

例：　　ＴＬ＝１１１１００００ この例では、４つのＭＢが位置０．１．２．３に導入さ
れている。

定負荷リスト（ＬＬ）： ０から７までの番号をつけた８ビツト変数。

有意ビットは、ＴＬ中で指定された導入済みメモリ・バ
ンクＭＢに対応する。

１の有意ビットは、関連するＭＢが低負荷状態にあるこ
とを示す。

０の有意ビットは、関連するＭＢが高負荷状態にあるこ
とを示す。

例：　　ＬＬ＝ｘｘｘｘＯＯ００ この例では、関連するＭＢが高負荷状態の場合はｘ＝０
、関連するＭＢが低負荷状態の場合はＸ＝１である。

７）メモリ・インタフェースによるメモリ・バンクの選
択 メモリ・コマンドを実行するためにメモリ・インタフェ
ースＭｌがメモリ・バンクＭＢを選択しなければならな
い状況には次の２つがある。（ａ）ＣＲＥＡＴＥコマン
ドでは、本発明の負荷均衡化技法に従って、新しいメモ
リ・バンクを選択しなければならない。（ｂ）他のすべ
てのメモリ・コマンドでは、メモリ・バンクは（ＬＲＡ
パラメータから）わかっており、ＭＩは直ちにこのＭＢ
を識別することができる。

ａ）負荷均衡化技法によるＭＢの選択 最初に説明した通り、新しいレコードを作成するための
メモリ・バンクＭＢの選択は、負荷均衡化技法を用いて
、各メモリ・インタフェースで利用できるメモリ負荷状
況に関する知識を利用して行なう。低負荷ＭＢがある場
合、ＭＩは、当該のＭＩが出した最後のＣＲＥＡＴＥコ
マンドの間に選択されたＭＢ（ＭＩ内にこの最後に使用
したＭＢを識別する標識ＲＲがある）から順に循環して
次のＭＢを選択する。もう低負荷ＭＢがない（すなわち
、すべてのＭＢが既に高負荷状態である）場合、ＭＩは
導入済みのすべてのＭＢのうちから選択を行なわなけれ
ばならず、やはり同じ循環機構によってそれを行なう。

ＭＢを選択するためにＭＩが実行すべき動作を、第７図
の流れ図に示す。まず最初に、ＬＬがすべて０かどうか
テストして、セットＬＬ（低負荷ＭＢ）が空かどうか調
べる。（１）ＬＬがすべて０ではない場合、すなわち低
負荷状況のＭＢが少な（とも１個ある場合、ＲＲの値が
１だけ増加される（モジューロｍ　％　Ｍ　Ｂの最大数
）。これは、ＲＯＴＡＴＥＩ　　ＡＬＵ演算によって行
なわれる。

次に、変数ＲＲとＬＬがＡＮＤされる。結果がすべてＯ
の場合、新しいＲＲは低負荷ＭＢをヒツトせず、このス
テップを繰り返さなければならない。

結果がすべて０ではない場合、新しいＲＲは低負荷ＭＢ
をヒツトし、したがって、それを使って、ＣＲＥＡＴＥ
コマンド実行用のＭＢを選択することができる。（２）
ＬＬがすべて０の場合、低負荷ＭＢはなく、どのＭＢで
も使える。この場合も、現ＲＲが１だけ増加される（モ
ジューロｍ）。次に、新しいＲＲと変数ＴＬがＡＮＤさ
れる。その結果がすべてＯの場合、新しいＲＲは利用可
能なＭＢをヒツトせず、このステップを繰り返さなけれ
ばならない。結果がすべて０ではない場合、新しいＲＲ
は利用可能なＭＢをヒツトし、それを使って、新しいレ
コード作成のためにアクセスすべき次のＭＢを選択する
ことができる。

選択されたＭＢは、ＲＲの内容によって識別される。次
にこのＲＲの内容が、後続の処理のためＣＭＢにロード
される。

ｂ’）ＬＲＡが既知のときのＭＢの選択ＣＲＥＡＴＥコ
マンド上でＭＢから戻されるＬＲＡは３２ビツトの識別
子であり、そのビット８．９．１０は、ＭＢを指定する
フードを含む（０００はＭＢ番号０を識別し、００１は
ＭＢ番号１を識別し、以下同様）。

したがって、ＭＩ論理回路は、どのＭＢへの接続を確立
しなければならないかを知っている。

ＣＲＥＡＴＥ以外のコマンドのためのＭＢを選択するに
は、（ＬＳ内にコピーされたばかりの）ＭＣＷ内のＬＲ
Ａフィールドを識別し、それからビット８〜１０を抜き
出し、この３ビツト・コードをＣＭＢで使用する８ビツ
ト・フォーマットに変換し、得られた値をＣＭＢにロー
ドする。

【図面の簡単な説明】

第１図は、本発明で使用される共用記憶装置を備えた複
数ユーザ・システムの全体構成の構成図である。 第２図は、第１図のシステム内での情報流れとメモリ・
アクセスの順序を示す概略図である。 第３図は、第１図のシステム内での記憶動作に使用され
るコマンドとコマンド応答のフォーマットを示す図であ
る。 第４図は、ユーザのローカル・メモリに記憶され、ユー
ザとそのメモリ・インタフェースの間での情報転送に使
われるメモリ制御ブロックのフォーマットを示す図であ
る。 第５図は、第１図のシステム内でユーザと共用記憶装置
を相互接続するメモリ・インタフェース（ＭＩ）の構成
図である。 第６図は、メモリ・インタフェース論理回路内でのメモ
リ・コマンドの処理の流れ図である。 第７図は、メモリ・インタフェースにより本発明の負荷
均衡化技法を使って行なわれる、メモリ・バンク選択の
流れ図である。 １１・・・・メモリ・ユーザ（ＭＵ）、１３・・・・メ
モリ・インタフェース（ＭＩ）、１５・・・・相互接続
ネットワーク（ＭＷ）、１７・・・・メモリ・バンク（
ＭＢ）。 共用メモリ 篤１　図 全体壜威 冨　３　口 コマンドのフォーマ−／１−とコマノド応答リフオー１
７１−コマンド コマンド応答 メモリ・インク人−スｍａメジ 算 回 第４図 ＭＣＷビＭＳＷのフォーマリド ＭＩ＃５！ビじを匈ｌ゛のコマノドの々ｊＩＭＩ＊３里
田ヲ各ｎこのコマ、ドの辷理纂　６　図

Claims (1)

1. 【特許請求の範囲】 　ユーザ装置から記憶装置に送られるコマンドによって
   記憶動作が引き起こされ、各コマンドに応答して記憶装
   置からユーザ装置にコマンド応答が戻されるシステム内
   で、複数のユーザ装置が共通に使用する複数の記憶装置
   間で記憶負荷を均等に分配する記憶負荷分配方法であっ
   て、 記憶装置からユーザ装置に戻される各コマンド応答中に
   、当該の記憶装置の記憶装置利用状況を反映する負荷状
   況標識を挿入するステップと、各ユーザ装置のもとで、
   システムのすべての導入済み記憶装置の記憶負荷状況を
   反映する負荷状況テーブルを確立するステップと、 コマンド応答と一緒に受け取った各負荷状況標識に応答
   して上記負荷状況テーブルを更新するステップと、 新しい記憶レコードを何れかの記憶装置内で作成するこ
   とを要求するコマンドをユーザ装置から送る前に、上記
   負荷状況テーブルに照会して、上記テーブル中で低負荷
   状況であると指示されている記憶装置を、記憶レコード
   の作成を要求する上記コマンドの受取り先として選択す
   るステップを含む記憶負荷方法。