JPH02259948A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリに記憶してある特定のデータの外部へ
の出力を禁止し得るマイクロコンピュータに関する。

〔従来の技術〕

第３図はマイクロコンピュータの一般的構成を概略的に
示すブロック図であって、図中１はマイクロコンピュー
タである。マイクロコンピュータ１は、制御部及び演算
部からなるマイクロプロセッサ１１．書き換え可能なプ
ログラマブルメモ１月５及びマイクロプロセッサ１１と
外部装置２との間で信号をシリアルに入出力するシリア
ルｌ１０１６からなり、外部装置２との間にてデータを
送受信し得る。また、マイクロプロセッサ１１は、制御
バス１２、アドレスバス１３及びデータバス１４を介し
てプログラマブルメモリ１５と接続されている。

第４図は第３図のシリアルｌ１０１６の詳細な構成を示
すブロック図であって、マイクロプロセッサ１１は、制
御バス１７．アドレスバス１８及びデータバス１９を介
してシリアルｌ１０１６と接続されている。アドレスバ
ス１８はアドレスデコーダ１６１．１６２と接続されて
いる。アドレスデコーダ１６１はシリアルＩ１０レジス
タ１６３と接続され、アドレスデコーダ１６２は受信禁
止フラグ１６４及び送信禁止フラグ１６５と接続されて
いる。受信禁止フラグ１６４の出力はＯＲ回路１６６の
一方の入力となしてあり、送信禁止フラグ１６５の出力
はＯＲ回路１６７の一方の入力となしてある。ＯＲ回路
１６７の出力は外部装置２への出力となしてあり、外部
装置２からの入力はＯＲ回路１６６の他方の入力となし
てあり、これを介してシリアルＩ１０レジスタ１６３に
与えられる。

逆にシリアルＩ１０レジスタ１６３の内容はＯＲ回路１
６７の他方の入力となしてあり、これを介して外部装置
２へ出力される。

このような構成において、マイクロコンピュータ１から
外部装置２ヘデータを送信する場合の動作について説明
する。マイクロプロセッサ１１は、外部装Ｗ２からの送
信要求、その他によりプログラマブルメモリ１５にアク
セスする。この場合のアドレスデータはアドレスデコー
ダ１６１．１６２に与えられる。アドレスデコーダ１６
１はこれに予め設定してあるアドレスデータが与えられ
ると、シリアルＩ１０レジスタ１６１をイネーブルさせ
るものであり、プログラマブルメモリ１５から読み出さ
れたデータはマイクロプロセッサ１１を経てシリアルＩ
１０レジスタ１６３へ与えられる。アドレスデコーダ１
６２には送信禁止データを格納してあるアドレスを設定
してあり、アドレスバス１８を介して与えられたアドレ
スデータが上記アドレスであった場合は送信禁止の信号
を出力し、フリップフロップからなる送信禁止フラグ１
６５がセットされる。送信禁止フラグ１６５がセットさ
れると、ＯＲ回路１６７の一方の入力がハイレベルにな
り、データはシリアルＩ１０レジスタ１６３から外部装
置２へ送信されない。

送信禁止を解除する場合は、マイクロプロセッサ１１か
ら所定信号を与えて送信禁止フラグ１６５をリセットす
る。これによりＯＲ＠路１６７の一方の入力がローレベ
ルになり、出力禁１Ｆが解かれる。

〔発明が解決しようとする課題〕

以上のように出力を禁止すべきデータがあればこれを格
納してあるプログラマブルメモリ１５のアドレスをアド
レスデコーダ１６２に設定しておけばよいのであるが、
この出力禁止アドレスの設定はマイクロプロセッサ１１
により行われる。従って出力を禁止すべきデータは、こ
の出力禁止アドレス設定のためのプログラムをプログラ
マブルメモリ１５等から読み出し、それを用いて解読す
ることが可能である。従ってこのマイクロコンピュータ
１を用いてなる所謂ｔＣカードを想定すると、拾得者の
悪用を防ぐためにその１０情報又は暗証コード等が出力
禁止データとなるが、拾得者がプログラムを読みだして
これら出力禁止データを解読する可能性は高い。

本発明はこのような問題を解決するためになされてもの
であって、マイクロプロセッサの制御とは異なる手段、
即ちハードウェアで所定のアドレスのデータ出力を禁止
し得、出力禁止データの解読が困難なマイクロコンピュ
ータの提供を目的とする。

〔課題を解決するための手段〕

本発明のマイクロコンピュータは、データ出力禁止に係
るアドレスデコーダをハードウェアで構成し、そのアド
レスをアクセスした場合に、該アドレスから読み出した
データとシリアルＩ１０レジスタの格納データとを比較
し、これが一致したときに該データの外部への出力を禁
止することを特徴とする。

〔作用〕

上記アドレスデコーダのアドレスがアクセスされるとそ
のアドレスのデータが３売み出される。そして、出力の
ためにシリアルＩ１０レジスタに格納されたデータが上
述のようにして読み出されたデータと等しい場合は出力
が禁止される。

〔実施例〕

以下、本発明をその実施例を示す図面に基づき詳述する
。

本発明に係るマイクロコンピュータの概略図は第３図の
如く表されるが、その詳細は第１図の如く表される。図
中１はマイクロコンピュータであって、マイクロコンピ
ュータｌは、制御部及び演算部からなるマイクロプロセ
ッサ１１．書き換え可能なプログラマブルメモリ１５及
びマイクロプロセッサ１１と外部装置２との間で信号を
シリアルに入出力するシリアルｌ１０１６からなり、外
部装置２との間にてデータを送受信し得る。また、マイ
クロプロセッサ１１は、制御バス１２．アドレスバス１
３及びデータバス１４を介してプログラマブルメモリ１
５と接続され、制御バス１７．アドレスバス１８及びデ
ータバス１９を介してシリアルｌ１０１６と接続される
。アドレスバス１８は、アドレスデコーダ１６１゜１６
２及び後述する送信禁止フラグ生成回路１７０に設けら
れたアドレスデコーダ１７０１と接続されている。アド
レスデコーダ１６１はシリアルＩ１０レジスタ１６３と
接続され、Ｉ１０レジスタ１６３は送信禁止フラグ生成
回路１７０と接続され、アドレスデコーダ１６２は受信
禁止フラグ１６４及び送信禁止フラグ１６５と接続され
ている。

受信禁止フラグ１６４の出力はＯＲ回路１６６の一方の
入力となしてあり、外部装置２からの入力を他方の入力
としている。送信禁止フラグ１６５の出力はＯＲ回路１
６８の一方の入力となしてある。また、送信禁止フラグ
生成回路１７０は送信禁止フラグ１６９と接続され、送
信禁止フラグ１６９の出力はＯＲ回路１６８の他方の入
力となしてある。

ＯＲ回路１６８の出力はＯＲ回路１６７の一方の入力と
なしてあり、シリアルＩ１０レジスタ１６３の出力をＯ
Ｒ回路１６７の他方の入力となし、その出力を外部装置
２へ与えるべくなしてしある。ＯＲ回路１６７の出力は
外部装置２への出力となしてあり、外部装置２からの出
力がＯＲ回路１６６の他方の入力となしてある。

第２図は、第１図に示した送信禁止フラグ生成回路１７
０の詳細な構成を示すブロック図である。

シリアル１１０レジスタ１６３はデータバス１９から人
力されたデータを格納する８ビツトのＩ１０バッファ１
６３１とこれにビット対応で接続されたシフトレジスタ
１６３２とを備え、シフトレジスタ１６３２の直列出力
がＯＲ回路１６７を介して外部装置２へ出力されていく
。またＩ１０バッファ１６３１の各ビットの出力が各ビ
ットに対応して設けられたＸＮＯＲ回路１７０４、１７
０４・・・の一方の入力となしてある。

アドレスデコーダ１７０１は、特定アドレスが与えられ
た場合にハイレベル出力を発するようにハードウェアで
構成したものであり、アドレスバス１８に入力が接続さ
れている。また、その出力は特定アドレスアクセスフラ
グ１７０２と接続されるとともに、８ビツトからなる比
較レジスタ１７０３と接続され、特定アドレスがアクセ
スされた際、特定アドレスアクセスフラグ１７０２をセ
ットするとともに、８ビツトの比較レジスタ１７０３に
対してデータバス１９から与えられるデータの格納を許
可する信号を与える。比較レジスタ１７０３の各ビット
の出力は、前記ＸＮＯＲ回路１７０４．１７０４・・・
夫々の他方の入力となしてある。特定アドレスアクセス
フラグ１７０２の出力及びＸＮＯＲ回路１７０４．１７
０４・・・の出力がＡＮＤ回路１７０５の人力となして
あり、ＡＮＤ回路１７０５の出力が送信禁止フラグ１６
９の入力となしてある。送信禁止フラグ１６９はＡＮＤ
回路１７０５のハイレベル出力によりセットされ、これ
を前記ＯＲ回路１６８に入力する。

以上の構成の本発明のマイクロコンピュータ１において
プログラマブルメモリ１５がアクセスされてデータを外
部装置２へ出力する場合の動作について説明する。

アドレスデコーダ１６２に設定されたアドレス又はアド
レスデコーダ１７０１の構成に係るアドレス以外のアド
レスがアクセスされた場合は、シリアルＩ１０レジスタ
１６のシフトレジスタ１６３２に読み出されたプログラ
マブルメモリ１５のデータはここから、ＯＲ回路１６７
を介して外部装置２へ出力されていく。

アドレスデコーダ１６２に設定されているアドレスがア
クセスされた場合は第４図に示した従来のマイクロコン
ピュータ同様送信禁止フラグ１６５がセットされ、ＯＲ
回路１６７の働きによりシリアルＩ１０レジスタ１６又
はシフトレジスタ１６３２に格納された読み出しデータ
は外部装置２へ出力されない。

次にアドレスデコーダ１７０１の構成に係るアドレスが
アクセスされた場合について説明する。

この場合はアドレスデコーダ１７０１はハイレベルの出
力を発し、これにより特定アドレスアクセスフラグ１７
０２がセットされる一方、プログラマブルメモリ妬から
読み出されたデータが上記ハイレベルの出力により比較
レジスタ１７０３に格納される。

一方、外部装置２への出力のためのデータはシリアルＩ
１０レジスタ１６３へ入力される。このデータがアドレ
スデコーダ１７０１の構成に係るアドレスから読み出さ
れたデータと同一である場合はシリアルＩ１０レジスタ
１６３のＩ１０バッファ１６３１の内容と比較レジスタ
１７０３の内容とが一致し、しかも特定アドレスアクセ
スフラグ１７０２がセットされているので、ＡＮＤ回路
１７０５出力はハイレベルとなり、送信禁止フラグ１６
９０がセットされ、その結果ＯＲ回路１６７を介しての
シリアルＩ１０レジスタ１６３の内容、つまりシフトレ
ジスタ１６３２の内容は外部装置２へ出力されないこと
になる。一方、ｉ１０バッファ１６３１へ入力された送
信すべきデータが例えばマイクロプロセッサ１１の演算
結果等、アドレスデコーダ１７０１の構成に係るアドレ
スからの読み出しデータと無関係の場合はＸＮＯＲ回路
１７０４゜１７０４・・・の出力は全ては１とならず、
従ってシフトレジスタ１６３２の格納データはＯＲ回路
１６７を介して外部装置２へ出力される。

次に本発明装置のようにアドレスとデコーダの両者の一
致をもって初めて出力を禁止することとした点について
詳述する。

このマイクロコンピュータ１を用いてなるＩＣカードを
想定する。外部装置から暗証番号の確認が要求されたも
のとするとマイクロプロセッサ１１は、そのＩＣカード
に固有であって、プログラマブルメモ１月５の特定アド
レスに格納してあるデータを読み出すべくアドレスバス
１８に当該アドレスを出力する。このアドレスの内容を
出力禁止するものとすると、これをアドレスデコーダ１
７旧に構成しておく、そうすると特定アドレスアクセス
フラグがセットされる。マイクロプロセッサｌが、例え
ば外部装置２のキーボードから入力された暗証番号等と
、当該アドレスの読み出しデータとの比較を行った結果
等をシリアルＩ１０レジスタ１６３に人力した場合は、
ＸＮＯＲ回路１７０４．１７０４・・・の全ビットの一
致は生じない。従ってＡＮＤ回路１７ｏ５出力はローレ
ベルのままであり、シリアルＩ１０レジスタ１６３の内
容は外部装置２へ出力され得る。これに対してマイクロ
プロセッサ１１の何らかの演算処理により暗証番号自体
がシリアルＩ１０レジスタ１６３に格納された場合はＸ
ＮＯＲ回路１７０４．１７０４・・・の各２人力は一致
するからＡＮＤ回路１７０５出力がハイレベルとなり、
その出力が禁じられる。

つまり特定アドレスがアクセスされただけでシリアルＩ
１０レジスタ１６３の内容を出力することを禁じる場合
は前者の如き状況には対応できないのに対し、本願発明
によればそれが可能である。

また、第４図に示す従来装置と比較すると、出力禁止の
データを格納してあるプログラマブルメモ１月５のアド
レスを解読し、それによって前記データを知ることが可
能であるが、ハードウェアで構成されているアドレスデ
コーダ１７０１の内容の解読は著しく困難であり、実際
的には不可能であるからより安全性が高い。

なお、本実施例では送信禁止フラグ１６５．１６９を設
けたが、これらを１つのフラグで共用しても同様の効果
が得られる。

また、本実施例では、８ビツトずつのデータを比較する
構成としたが、これに限らず、データのビット数に応じ
たレジスタ、論理素子等を設ければどのようなビット数
を扱うことも可能である。

〔発明の効果〕

以上の如き本発明によれば外部への出力を禁止すべきデ
ータの解読が実質的に困難なマイクロコンピュータを実
現でき、従来のものに比し情報の安゛全性が一層高まる
利点がある。

また、出力の禁止はプログラマブルメモリのアドレスと
そのデータとの双方の一致により行うので、当該データ
がアクセスされた場合にも他のデータの出力は可能であ
るから、データ出力上の制約が少ないという効果もある
。

【図面の簡単な説明】

第１図は本発明に係るマイクロコンピュータの要部構成
を示すブロック図、第２図はその部分拡大図、第３図は
一般的なマイクロコンピュータの構成を示すブロック図
、第４図は従来のマイクロコンピュータの要部構成を示
すブロック図である。 １・・・マイクロコンピュータ　１１・・・マイクロプ
ロセッサ１２・・・制御バス　１３・・・アドレスバス
１４・・・データバス　１５・・・プログラマブルメモ
リ１６・・・シリアルＩ１０　１７・・・制御バス　１
８・・・アドレスバス　１９・・・データバス　１６１
．１６２・・・アドレスデコーダ　１６３・・・シリア
ルＩ１０レジスタ１６５、１６９・・・送信禁止フラグ
　１６７、１６８・・・ＯＲ回路１７０・・・送信禁止
フラグ生成回路　１６３１・・司１０バッファ　１７０
１・・・アドレスデコーダ　１７０２・・・特定アドレ
スアクセスフラグ　１７０３・・・比較レジスタｌ７０
４・・・ＸＮＯＲ回路　１７０５・・・ＡＮＤ回路なお
、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）メモリから読み出したデータを第１レジスタに一
   旦格納し、これを外部へ出力するようにしたマイクロコ
   ンピュータにおいて、 前記メモリのアドレスが入力され、その特 定アドレスに対応づけてハードウェア構成してあるアド
   レスデコーダと、該特定アドレスがアクセスされた場合
   にそのデータを格納する第２レジスタと、 前記特定アドレスがアクセスされ、また第 １、第２レジスタの内容が一致した場合に第１レジスタ
   のデータ外部への出力を禁じる手段と を具備することを特徴とするマイクロコン ピュータ。