JPH02260444A - オーム性電極形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＧ　ａ　Ａ　ｓをはじめとする化合物半導体オ
ーム性電極形成法に係り、特に低接触抵抗で平坦性がよ
く、ＡＱ　（アルミニウム）系配緑とも容易に接続可能
な高耐熱性の化合物半導体オーム性電極の形成方法に関
する。

〔従来の技術〕

公知例（特許公報又は文献名） ｒｓｏｌｌｄ　５ｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓ　
Ｖｏｌ、２６．＆４．ｐｐ２５９〜２６６（１９８３）
Ｇ、Ｓ、Ｍａｒｌｏｖ　ａｔ　ａｌ″ＴＨＩ（ＣＨＡＲ
ＡＣＴＥＲＩＳＴＩＣ５ＯＦ＾υ−Ｇｌｌ（−ＢＡＳＩ
Ｉ＜Ｄ　ＯＨＭＩＣＣ０ＮＴＡＣＴＳＴＯｎ−ＧａＡｓ
　ＩＮＣＬＵＤＩＮＧ　ＴＨＥ　＆ＦＦＥＣＴ５　ＯＦ
　ＡＧＩＮＧ”Ｊ従来のｎ型オーム性電極としては、−
船釣にＡｕ／Ｎｉ／ＡｕＧａ　（金／ニッケル／金・ゲ
ルマニウム）が用いられていた１例えばソリッドステー
ト、エレクトロニクス　第２６巻第４号（Ｓｏｌｉｄ　
５ｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｖｏｌ、２６．
Ｎａ４）、ｐｐ２５９〜２６６（１９８３）において論
じられている。

一般にＧａＡｓＭＥＳＦＩｌ！ＴなどのＧ　ａ　Ａ　ｓ
半導体装置においては、ｎ型オーム性電極は第２図（ａ
）、（ｂ）のような工程で作製される。

（ａ　）　　ｎ　Ｇ　ａ　Ａ　ｓ層２１の表面上にＡ　
ｕ　Ｇ　ｅ膜２２、Ｎｉ膜２３　ｙ　Ａ　ｕ層２４の３
Ｍ膜を被着する。、２０は半絶縁性ＧａＡｓ基板である
。

（ｂ）　　ウェハをＡ　ｕ　Ｇ　ｅ合金の共晶温度（３
５６℃）以上の温度で熱処理する。この熱処理によって
ｎＧａＡｓ層２Ｊ−とＡａＧｅ膜２２を合金化する。そ
の冷却過程で再結晶化するＧ　ａ　Ａ　ｓ中には、高濃
度のＧｅが含有される。こうして電極−半導体界面には
Ｇｅドナ不純物を多量に含有するｅｒｌ”十層２５が形
成される。これにより、低接触抵抗で良好なオーム性電
極２６が得られる。

しかし熱処理を行うと電極表面に凹凸が生じ、平坦性を
損なうことがしばしばあった。また電極形成後４００℃
以上の熱処理を加える工程があると、合金化反応が過剰
に進行し、平坦性及び接触比抵抗が劣化する。さらにＦ
ＥＴのゲート電極にＡＱ　（アルミニウム）を用いた場
合、特に集積回路の如くゲート電極とオーム性電極であ
るＡｕ系のソース電極あるいはドレイン電極との相互接
続を必要とする場合は、よく知られるＡ　Ｑ　　Ａ　＋
１の合金反応（パープルブレーク）により、脆くて高抵
抗の金属間化合物が形成され、信頼性の点で問題があっ
た。

〔発明が解決しようとする課題〕

」二記従来技術に関し、ＡｕＧａ系をはじめとするＡｕ
合金を用いるオーム性電極の場合は、接触比抵抗などの
電気特性の熱劣化、平坦性の悪さ、ＡＱ配線との相互接
続の困難さの問題があった。

本発明の目的は、接触抵抗が小さく、ｙｔｔ極の平坦性
も良好であり、ＡＱとの相互接続も容易である化合物半
導体オーム性電極を提供することにある。

［８題を解決するための手段］ 上記目的は、第１図（、）〜（ｂ）に示す方法により達
成できる。

（ａ）　　１０は半導体基板である。この基板１０上の
ｎまたはｐ型の導電性を示す半導体層１．１１のオーム
性電極形成予定領域に、ドープ膜１２として、半導体層
がｎ型の場合は■族元素あるいは■族元素あるいはこれ
らの複合した膜を、ｐ型の場合は■族元素よりなる膜を
高真空で薄く被着する。

（ｂ）　　次に絶縁膜１３を蒸着法、スパッタ法、光Ｃ
ＶＤ法、プラズマＣＶＤ法などを用いて、低温で被着す
る。これは、ドープ膜を酸化させないためである。

（ｃ）　　この後半導体基板に短時間の高温の熱処理を
施す、この熱処理により、ドナあるいはアクセプタを多
量に含有する高濃度層１４をｎ型またはｐ型の導電性を
示す半導体層１１の表面ごく近傍の浅い領域に形成でき
る。

（ｄ）　　続いて絶縁膜１３を除去後、金属膜１５を被
着してオーム性電極を形成する。金属１１！１Ｌ１５に
は高融点金属やＡＱなどの高電気伝導度の金属を組み合
わせて用いる。高融点金属と高電気伝導度の金属を組み
合わせた多８層の電極構造にすることにより、高耐熱の
配線抵抗の小さい良好なオーム性電極を実現できる。

〔作用〕

絶縁膜１３を保護膜として、ドープ膜１２に短時間の熱
処理を施すと、ドープ膜１２を構成する原子は、半導体
表面の近傍に溶解あるいは拡散する。短時間に所望の高
温まで昇温するので、ドープ膜１２は凝集することがな
く、−様に導電性を示す半導体層１１に溶解あるいは拡
散できる。その原子種により、これらは導電性を示す半
纏体層１１のドナあるいはアクセプタ不純物となる。即
ち、この短時間の熱処理により、高濃度のドナあるいは
アクセプタ不純物を含有する高ａ度層１４を導電性を示
す半導体層１１の表面ごく浅い領域に形成できる。この
後、絶縁膜を除去してから、金属膜を被着してオーム性
電極とすることができる。

〔実施例〕

以下に１本発明の実施例により説明する。

〔実施例］、〕

第３図（ａ）−（ｅ）はＧ　ａ　Ａ　ｓ　を界効果型ト
ランジス（ＧａＡｇＭＥＳＦＥＴ）のオーミック電極形
成に本発明を適用したときの断面工程図を表わしている
。

（ａ）　　半絶縁性ＧａＡｓ基板３０上に、高抵抗バッ
ファ層３１、及びｎＧａＡｓ層３２（キャリア濃度；　
３　Ｘ　１０１７／ａｄ、　Ｓ　ｉドープ）を２０００
人エピタキシャル成長したウェハを用意する。

素子間のアイソレーションのため、該ウェハをメサエッ
チングする。続いて、第１の絶縁膜３３１を３０００人
被着人被後、通常のホトリソグラフィー技術により、ソ
ース電極及びドレイン電極（オーム性電極）を形成する
領域の第１の絶縁膜３３１に開口する。第１の絶縁膜３
３１には１例えばＣＶＤＳｉＯ２膜を用いる。

３４はホトレジストである。

（ｂ）　　該ウェハ上に室温でクラスタイオン蒸着ある
いは真空蒸着により、錫（Ｓ　ｎ）膜を１００人被潰し
た後、ホトレジスト３４と共にリフトオフして、ソース
及びドレイン電極形成予定領域にのみＳｎ膜３５を残す
、続いて第２の絶縁膜を３３２を２０００人被着人被、
第２の絶縁膜３３２にはスパッタＳｉＯｘ膜などをもち
いる。

（ｃ）　　赤外線ランプ加熱方式の短時間アニール装置
により、ウェハを８００℃、２分間熱処理する。これに
より、Ｓｎ膜３５と直に接していたｎ　Ｇ　ａ　Ａ　ｓ
層３２の界面は、ドナ不純物を多量に含有するｎ÷十層
３６に変化する。この後、第２の絶縁膜３３２及び残留
するＳｎ膜をウェットエツチングで除去する。

（ｄ）　　ゲート形成のため、電子線レジスタ３７をマ
スクにして第１の絶縁膜３３に開口する。続いてリセス
エッチングを行い、所望のピンチオフ電圧を得るために
電流調整する。３８はりセスを示している。

（ｅ）　　電子線レジスト３７を除去した後、アルミニ
ウム／チタン（ＡＱ／Ｔｉ　；　５０００人１５００人
）を被着する。最後に通常のホトリソグラフィー技術を
用いて、Ａｊｍ及び１°ｉをドライエツチングし、ゲー
ト電極３９０．ソース電極３９１．ドレイン電極３９２
を形成する。

本実施例によれば、Ｓｎ膜がＧ　ａ　Ａ　ｓに溶解また
は拡散することにより、ドナ不純物を多量に含むＨ＋十
層が形成できる。この層を介して、トンネル電流を主体
とする伝導機構により、電流は金属−半導体界面をなが
れる。ｍ定の結果、接触比抵抗は１〜３×１０″″６Ω
ｄの値が得られ、低接触比抵抗を有する良好なオーム性
電極となっていることがわかった。

またＡ　ｕ　Ｇ　ｅ合金を用いていないため、この後４
００℃以上の高温の熱処理を要するウェハプロセスを経
ても、接触比抵抗の熱劣化はみられなかった。

〔実施例２〕 第４図（ａ）〜（ｇ）は別のＧ　ａ　Ａ　ｓ電界効果型
トランジスタ（ＧａＡｇＭＥＳＦＥＴ）のオーミック電
極形成に本発明を適用したときの断面工程図を表わして
いる。

（ａ）　　半絶縁性ＧａＡｓ基板４０にイオン打ち込み
法によってｎＧａＡｓ層４１を形成する。続いてタング
ステンシリサイド（Ｗ−８ｉ）４２を厚さａｏｏｏ人お
よびＳ　ｉ　Ｏｘ　ｌＩ！ｉ４３１を厚さ３０００人被
着人被これを通常のホトリソグラフィー技術によってゲ
ート電極に加工する。

さらに５ｉｎｓ膜４３２を厚さ４０００人ウェハ全面に
被着する。

（ｂ）ＲＩＥ法により絶縁膜の異方性エツチングを行い
、Ｗ−８ｉゲート電極に対して５ｉＯｚ膜４３２の側壁
を形成する。この時、５００人程程度ＳｉＯ工膜４３２
を残しておくとドライエッチダメージを防ぐことができ
る。

（Ｑ）　　ホトレジスト４４をマスクに用い、５００人
のＳ　ｉ　Ｏｓ膜４３２をＨドライエツチング液でウェ
ットエツチングする６次に錫−テルル（Ｓｎ−Ｔｏ）合
金膜４５を５０人真空時蒸着する。

（ｄ）　　アセトンでリフトオフ後、厚さ２０００人の
ＳｉＮ膜４６をマグネトロンスパッタ装置により、ウェ
ハ全面に被着する。

（ｅ）　　赤外線ランプ加熱方式の短時間アニール装置
により、ウェハを９００℃、２０秒間熱処理する。これ
により、５ｎ−Ｔθ合金膜４５と直に接していたｎ型Ｇ
　ａ　Ａ　ｓ層４１の界面は、ドナ不純物を多量に含有
するｎ＋十層４７に変化する。このｎ＋十層４７の厚さ
は約５００人であった。またこの熱処理により、イオン
打ち込みした層の活性化も同時に行うことができる。

（ｆ）　　ＳｉＮスパッタ膜４６をＲＩＥ法により選択
的にエツチングする。エツチングガスにはＮＦδガスを
用いる。次に、稀塩酸を用い、残ったＳ　ｎ　−Ｔ　ｅ
合金膜４５をウェットエツチングする。

（ｇ）　　別の５ｉＯｚ膜４３３をＨさ３０００人ウェ
ハ上に被着する０通常のホトリソグラフィー技術を用い
、ソース及びドレイン形成予定領域の５ｉＯｚ膜４３３
に開口した後、ソース電極４７１及びドレイン電極４７
２を形成する。電極材料には、Ａ　Ｑ　／　Ｔ　ｉ　−
Ｗ　（５０００人１５００Ａ）を用いた。

本実施例によれば、５ｎ−Ｔθ膜がＧ　ａ　Ａ　ｓに溶
解または拡散することにより、ドナ不純物を多量に含む
ｎ＋十層が形成できる。この層を介して金属電極は、ト
ンネル電流を主体とする伝導機構により、低接触比抵抗
を有する良好なオーム性電極となる。さらに本実施例の
場合は、Ｓｎ及びｌ゛ｅがＧ　ａ　Ａ　ｓにたいして独
立にそれぞれの固溶限まで溶解するので、Ｓｎのみを単
独で用いたときより、ドナ不純物濃度は高くなる。

またＡ　ｕ　Ｇ　ｅ合金を用いていないため、この後４
００℃以上の高温の熱処理を要するウェハプロセスを経
ても、接触比抵抗の熱劣化は観１１１！Ｉされなかった
。さらに本素子を用いて集積回路を構成する際に、ゲー
ト電極と、ソース電極あるいはトレイン電極とを容易に
配線できる利点がある。

さらに本実施例特有の効果として、ｎ＋十層の厚さ４７
が薄いので、いわゆる短ゲート効果が起こりにくいとい
うことを挙げることができる。

〔実施例３〕 第５図（ａ）〜（ｄ）はＧ　ａ　Ａ　ｓ　／　Ｇ　ａ　
Ａ　Ｑ　Ａ　５ＧａＡ　Ｑ　ＡｓＨＢ　’Ｉ”）のオー
ミック電極形成に本発明を適用したときの断面工程図を
表わしている。

（ａ）　　半絶縁性Ｇ　ａ　Ａ　ｓ基板５０上にｎ＋Ｇ
ａＡｓバッファ層５１．ｎＧａＡｓ層５２　、　ｐ　（
３ａＡｓ層５３．ｎＧａＡＱＡｓ層５４．ｎ＋　ＧａＡ
ｓ５キヤツプ層５５を戦法エピタキシャル成長したウェ
ハを用意する。ウェハを所望の形状にメサエッチングし
た後、５ｉｆ２．膜５６を３０００人被着する。

（ｂ）　　エミッタおよびコレクタ電極の形成予定領域
にＳｎ膜５７．膜厚１００人を真空蒸着およびホトレジ
ストを用いたりフトオフ法により被着する。

（ｃ）　　ベース電極の形成予定領域にＺｎ膜５８゜膜
厚５０人を、真空蒸着およびホトレジストを用いたりフ
トオフ法により被着する。さらに、光ＣＶＤ法を用いＳ
ｉＮ膜５９を２０００人ウェハ全面に被着する。

（ｄ）　　該ウェハを短時間アニールすると、ｎ＋十層
６Ｑ１．ｐ＋十層６０２がそれぞれ形成できる。

この後、アルミニウム／モリブデン（ＡＭ／Ｍｏ）８０
００人／１０００人を真空蒸着し、通常のホトリソグラ
フィー技術とドライエツチング技術により、各々コレク
タ電極６１１．ベース電極６１２．エミッタ電極６１３
を形成する。

これまでは、■族元素あるいはｖｉ族元素をＧａＡｓに
被着し、ｎ＋十層を形成する例について述べてきたが、
■族元素を被着すれば、これがアクセプタ不純物となり
ｐ＋十層を形成する。このｐ＋十層の存在により、良好
なｐ型オーム性電極が形成される。

またＧ　ａ　Ａ　ｓに限らず、■■−■族化合物半導体
基板あるいはエピタキシャル層に対し、適切な不純物と
熱処理条件を選択することにより、本方法が有効である
ことは言うまでもない。

〔発明の効果〕

本発明によれば、高濃度のドナあるいはアクセプタを含
有する１０００Å以下の厚さの層が形成される。この層
を介して金属電極は、トンネル電流を主体とする伝導機
構により、低接触比抵抗を有する良好なオーム性電極と
なる。そのうえ高融点金属と高電気伝導度の金属を組み
合わせた多層の電極構造にすることにより、高耐熱の配
線抵抗の小さい良好なオーム性電極を実現できる。

【図面の簡単な説明】

第１図は、本発明を用いたオーム性電極の形成法の工程
断面図、第２図は従来のオーム性電極の形成法の工程断
面図、第３図、第４図及び第５図は本発明をＧａＡｍＨ
ＥＳＦＥＴあるいはＧ　ａ　Ａ　ｓ　／ＧａＡＱＡｓＨ
ＢＴのオーミック電極の形成に実施した場合の工程断面
図を示す。 １０・・・半導体基板、１１・・・導電性を示す半導体
、１２・・・ドープ膜、１３・・・絶縁膜、１４・・・
高濃度層。 １５・・・金属膜、２０，３０，４０，５Ｑ・・・半絶
縁性ＧａＡｓ基板、２１　、３２　、４１−　ｎ　Ｇ　
ａ　Ａ　ｓ層、２２−　Ａ　ｕ　Ｇ　ａ層、２３−　Ｎ
　ｉ層、２４−・・Ａｕ層、２５．３６，４７，６０１
−ｎ＋＋層、２６・・・オーム性電極、３３１・・・第
１の絶縁膜、３３２・・・第２の絶縁膜、３４．４４・
・・ホトレジス）モ、３５，３７・・・Ｓｎ膜、３９０
・・・ゲート電極、３９１．４８１・・・ソース電極、
３９２，４８２・・・ドレイン電極、４２・・・タング
ステンシリサイド、４３１．４３２，４３３．５６・・
・５ｉｆｔ膜、４５−８ｎ−Ｔ’ｓ合金膜、４６．５９
−８ｉＮ膜。 ５１−　ｎ＋Ｇ　ａ　Ａ　ｓバラフッ層、５３−　ｐ　
ＧａＡｓ層、５４−ｎＧａＡｌＡｓ層、５５−ｎ＋　Ｇ
ａＡｓキャップ層、５８・・・Ｚｎ層、６０２・・・ｐ
＋十層、６１１・・・コレクタ電極、６１２・・・ベー
ス電極、第　１　凹 ２０　　半部Ｊ１生Ｑａ、Ａ　ｓ基板 ２／　　？Ｌ　（ｍＡｓ＋ 目 □６６ ＼３７ 〜−幼

Claims (1)

1. 【特許請求の範囲】 １、III−Ｖ族化合物半導体基板あるいはエピタキシャ
   ル層上に、VI族元素あるいはVI族元素を被着する工程と
   、該基板上に絶縁膜を被着する工程と、高温の熱処理を
   する工程と、続づいて該絶縁膜を除去してから金属膜を
   被着する工程とから少なくともなることを特徴とするｎ
   型オーム性電極形成方法。 ２、III−Ｖ族化合物半導体基板あるいはエピタキシャ
   ル層上に、II族元素を被着する工程と、該基板上に絶縁
   膜を被着する工程と、高温の熱処理をする工程と、続い
   て該絶縁膜を除去してから金属膜を被着する工程とから
   少なくともなることを特徴とするｐ型オーム性電極形成
   方法。 ３、特許請求の範囲第１項及び第２項の化合物半導体オ
   ーム性電極形成方法を用いたことを特徴とする半導体装
   置の製造方法。