JPH02260993A - 並列時間スロット交換マトリクスおよびそれに使用するスイッチブロックモジュール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電話に使用される新規の並列時間スロット交換
機、特に加入者チャンネルの送信およびスイッチング用
のパルスコード変調（ＰＣＭ）のようなデジタルエンコ
ーディングと共に使用される時間スロット交換機に関す
る。

［従来技術］ 電話技術の発生以来、各加入者の情報が加入者チャンネ
ルを介して伝送される１人の電話加入者かう他者への情
報のスイッチングおよび送信が必要とされている。この
ようなスイッチングは本来手動のケーブル接続により達
成された。すなわち、最初の電話加入者から入来したチ
ャンネルは所望の別の加入者に対応した所望の出チャン
ネルにその加入者チャンネルを接続することによって手
動的に中央位置（中央局）で切替えられた。その後、手
動の相互接続は通常空間スイッチングと呼ばれる機械的
スイッチのマトリクスの使用により自動化された。

最初、スイッチング部分間の送信は送信ラインを介して
行われ、各組のラインが所定の時間の瞬間にある加入者
に供給された。周波数分割多重化（ＦＤＭ）の発見によ
り、単一の電話ライン対にわたる多数の加入者の信号の
送信がスイッチング部分間で行われた。周波数分割多重
化により、各加入者信号は異なる周波数帯域幅でライン
上に与えられ、したがって同時に送信ライン対土にある
多数の加入者信号を同時送信する。

機械的スイッチには、その比較的大きい寸法およびその
種の機械装置に関連した保守のために問題があった。同
様に周波数分割多重化に関して、信号はスイッチ部分を
離れる前に異なる周波数帯域幅にするために変調され、
それから次のスイッチ点に到達したときのスイッチング
のために復調されなければならなかった。このような変
調−復調処理は信号の歪みのようなそれら自身の電子的
問題を発生させた。

周波数分割多重化の導入に続いて、電話技術で使用する
ためにパルスコード変調（ＰＣＭ）が開発された。パル
スコード変調において、電話情報を表す信号の大きさは
サンプルされ、各サンプルは最も近い基準レベルに近似
される。このような処理は一般的に量子化と呼ばれる。

この動作に続いてコードはデジタル形態で遠方の位置に
送信され、コードは所定の時間の瞬間に電話信号の大き
さを表す。パルスコード変調の使用は、効果的にスイッ
チングおよび送信の両機能を併合させた。

信号はソースでエンコードされて１つ以上のスイッチ点
を通過し、それらの目的地でデコードされた。ＰＣＭに
関連した回路はＦＤＭに関連するものよりも複雑性が少
なく、さらにＰＣＭは機械的スイッチのデジタル電子ス
イッチとの置換を可能にした。ＰＣＭコーディングおよ
びデジタルスイッチの使用は空間および時間スイッチン
グを発生させた。特に、空間スイッチングはスイッチの
電子マトリクスにより達成され、一方時間スイツチング
は電子時間スロット交換機を使用することによってＰＣ
Ｍ固有の時分割多重化を利用した。

［発明の解決すべき課題］ 現在の時間スロット交換機は、一般的にデジタル中央局
スイッチおよびデジタル交差接続部で使用される。時間
スロット交換機（ＴＳＩ）の機能は加入者を交差接続さ
せ、一方各加入者の信号はそのデジタルＰＣＭ形態で維
持されている。特に、一方の加入者から他者へのスイッ
チングは一方の加入者チャンネルから入来したＰＣＭ信
号を蓄積し、続いて第２の加入者チャンネルにその信号
をサンプルさせることによって行われる。したがって、
一方の加入者から他者へのこのようなスイッチングは効
果的に時間スイッチングにより行われ、予定の第２の加
入者による読取りのために第１の加入者のＰＣＭデータ
蓄積用のメモリが常に必要である。

過去において、ＴＳＩは主にメモリ技術の限界により制
限されていた。これらの制限は一般的に動作速度（すな
わちメモリ中にデータを書込み、メモリからデータを読
取るために必要な時間長）、メモリに対する電力要求、
集積回路の物理的寸法およびメモリ装置に必要な外部電
気相互接続部の数に関するものである。

これらの制限のために、大きいＴＳＩの機能は典型的に
それぞれが直列段として動作する複数の印刷回路板を使
用することにより行われていた。

このような子状態構造は、呼出し遮断の可能性、すなわ
ち所望の加入者にある加入者を相互接続することができ
ないことを最小にするように可能な全ての接続バスを使
用するために１Ｊ２１なスイッチ制御アルゴリズムを生
成する。このようなスイッチアルゴリズムの複雑性のた
めに、共に使用されるコンピュータプロセッサの限界に
より問題が引起される。

ＴＳＩのある従来技術の構成において、多数の印刷回路
板装置段は費用、物理的寸法、遅延要求、相互接続寸法
問題または電力制限のために使用が不可能であるが、こ
のようなＴＳＩの力学的特徴は全て犠牲にされることが
できる。いくつかの構造において、呼出し阻止は最終的
に全ての状況の下に任意のチャンネルに任意の別のチャ
ンネルを相互接続する性能を制限する限定された総計に
基づいて許容された。さらに、音調、警告コードまたは
疑似ランダムコード発生器等のような共通装置を共有す
るために使用される放送相互接続のような機能は、従来
技術のＴＳＩ構造においていくつかの状況で犠牲にされ
ている。さらに、ループバック、ブリッジングおよび終
端のような保守機能が犠牲にされている。さらに、所定
のスイ・ツチ機能を実行するために必要な直列段の数が
予測不可能なので、これらの従来のＴＳＩでチャンネル
のグループの等しい伝播遅延スイッチングを行うことは
できない。

したがって、本発明の主な目的は時間スロット交換機に
おける直列段の必要性を回避するモジュラ−設計を含む
並列時間スロット交換機を提供することである。

本発明の別の目的は、各スイッチブロックが任意のグル
ープバンク中の任意のスイッチメモリアドレス位置が読
取られて任意のスイッチグループの並列出力バス上に位
置させられ、それによって任意の２つのチャンネルの時
間スイッチ相互接続を行う手段を提供するように、スイ
ッチメモリ、関連した接続メモリおよび制御論理回路を
含む複数の識別可能なスイッチブロックを含む上記の設
計の並列時間スロット交換機を媚供することである。

本発明のさらに別の目的は、スイッチブロックが集積さ
れた高速メモリを具備している適用特定集積回路（ＡＳ
ＩＣ）を使用して構成される並列時間スロット交換機を
提供することである。

本発明のさらに別の目的は、並列時間スロット交換機に
関連したスイッチブロックの並列アドレスおよびデータ
構造に複数の直列チャンネルをインターフェイスする直
列バスインターフェイス（ＳＢＩ）リンクを含む並列時
間スロット交換機を提供することである。

本発明の別の目的は、任意のスイッチブロックに関連し
た接続メモリに蓄積されたスイッチメモリアドレス情報
を更新するプロセッサインターフェイスを含み、各スイ
ッチブロックの制御回路はスイッチグループ内の特定の
チャンネルが使用されていないかどうかを決定し、使用
されていなければ、接続メモリスイッチメモリアドレス
情報を更新するために通常チャンネルデータ（スイッチ
メモリに対する）の書込みおよび読取りに使用される時
間をプロセッサに提供し、一方このような動作は並列時
間スロット交換機の動作全体に対して明確であることが
可能な並列時間スロット交換機を提供することである。

本発明のさらに別の目的は、任意のスイッチブロックに
関連した接続メモリに蓄積されたスイッチメモリアドレ
ス情報を更新するプロセッサを含み、各スイッチブロッ
クの制御回路は未決定のプロセッサ読取りまたは書込み
要求によりチャンネル時間スロットアトにスと接続メモ
リアドレスとの間に一致が存在するかどうかを決定し、
一致が存在した場合にはプロセッサによる特定の接続メ
モリアドレス位置のアクセスを行うことができる並列時
間スロット交換機を提供することである。

［課題解決のための手段］ 本発明は、多数の直列段を使用せずにこれらの機能を実
行することができる時間スロット交換機である。本発明
によるＴＳＩは並列マトリクスタイプの構造の使用によ
り高速メモリおよび大規模集積技術を使用することによ
ってこのような機能を実行する。モジュラ−マトリクス
構造の使用により、ループバック、放送機能等を含む完
全な機能性は各チャンネルの全てに対して実現可能であ
る。さらに、並列ＴＳＩマトリクスは特定の機能要求に
対する構造を商品化するためにモジュラ−減少を行う。

高速メモリおよび大規模集積技術によりこれを実現する
ことにより、従来技術のＴＳＩ設計に比較してほぼ１桁
寸法、費用および電力要求が減少される。

この並列ＴＳＩの簡単なマトリクス構造は、複雑な接続
マツプが必要ないのでプロセッサスイッチ制御アルゴリ
、ズムを簡単化する。さらに、本発明のマトリクス構造
を形成するスイッチブロックと関連した接続メモリは実
質的に接続メモリを更新するために必要なプロセッサア
ルゴリズムを簡単にし、結果的にその減少したオーバー
ヘッドによりプロセッサは別のタスクを実行し、−度に
さらに多数の加入者相互接続部を制御させることができ
る。

本発明の交換機は、装置によって切替えられるチャンネ
ルの数をモジュラ−拡張できる並列マトリクスタイプの
構造を有する時間スロット交換機である。並列ＴＳＩは
複数の（Ｎは１以上の整数である）スイッチグループを
スイッチングすることが可能であり、各スイッチグルー
プは最大数までの（Ｐは１以上の整数である）チャンネ
ルを含み、各チャンネルは同じスイッチグループまたは
異なるスイッチグループ内の任意の他のチャンネルに相
互接続されることができる。

各スイッチグループに対して、スイッチブロックを含む
対応したグループバンクがある。各スイッチブロックは
スイッチグループの１つからのデータ蓄積用のアドレス
可能なメモリ位置を有するスイッチメモリを含む。例え
ば、３個のスイッチグループがある場合、各グループバ
ンクに対してスイッチメモリに関連した３個までのスイ
ッチブロックがあり、チャンネル相互接続が所望される
各スイッチグループに対して１個のスイッチブロック（
したがって１つのスイッチメモリ）である。

各スイッチグループからの入来したチャンネルデータは
、各グループバンク中のその対応したスイッチブロック
スイッチメモリに蓄積される。したがって、上記実施例
においてスイッチグループ＃１用のチャンネルデータは
グループバンク＃１゜＃２および＃３中のスイッチブロ
ックスイッチメモリに蓄積される。

接続メモリもまた各グループ中の各スイッチブロックと
関連される。接続メモリはまたアドレス可能なメモリ位
置を有する。このような位置はそれぞれ特定のスイッチ
グループに関連した任意のチャンネルに対応した関連し
たスイッチグループ並列出力バス上にチャンネルデータ
を与えるように対応したスイッチメモリ中の任意のチャ
ンネルにアクセスのに必要なあるスイッチメモリアドレ
ス情報を含むことができる。

各グループバンク用の所望のスイッチブロックスイッチ
メモリからアクセスされた実際のチャンネルは、スイッ
チグループ並列出力バス上で蓄積されたスイッチメモリ
データの出力用の実際のスイッチメモリアドレスを検索
するために特定のスイッチブロック接続メモリ内の特定
の位置をアドレスする対応したスイッチログループ並列
人力バスからのアドレスによって決定される。対応した
グループバンク中の各スイッチバンクはアドレス情報を
受取るが、接続メモリアドレス可能位置中の有効なスイ
ッチブロック識別情報を含むスイッチブロックだけがエ
ネーブルにされる。

スイッチメモリ、接続メモリおよび関連した制御回路の
組合せは上記のスイッチブロックと呼ばれている。任意
のスイッチグループの任意のチャンネルは同じまたは異
なるスイッチグループ内の任意の別のチャンネルに接続
されることができるため、各グループバンク内の各スイ
ッチブロックは１つのスイッチブロックスイッチメモリ
位置だけからのチャンネル情報が検索されて所定の時間
間隔でスイッチグループ並列出力バス上に与えられるよ
うに特有に識別される。

本発明の典型的な実施例において、各スイッチグループ
は１．０２４個（Ｐ　−１，０２４）までのチャンネル
を含むことができ、各チャンネルは１つの加入者信号を
表す。このスイッチグループの各チャンネルに対するデ
ータ（典型的にＰＣＭエンコードされた）は８．０００
回／秒の反復率（８０００ヘルツ）で各グループバンク
に対する１つのスイッチブロックのスイッチメモリ中に
書込まれる。各スイッチグループは同期的に各グループ
バンクに対する対応したスイッチブロックメモリ中にそ
のチャンネルデータを書込む。任意のスイッチブロック
スイッチメモリの任意の所望のチャンネルからの各グル
ープバンク用の情報の読取りはまた同じ同期反復率（書
込みチャンネルデータに関してシフトされた時間）で発
生し、それによって任意のスイッチグループから任意の
スイッチグループの任意の出力への任意のチャンネルの
所望の時間スイッチングを行う。

スイッチブロックの使用により、マトリクス構造を有す
る並列ＴＳＩが実現されることは容易に理解される。各
スイッチブロックは１つのスイッチグループからのチャ
ンネル情報だけを含んでいるため、このようなスイッチ
ブロックはそれらのチャンネルへの交差接続がそのグル
ープバンクにとって望ましくない場合は任意のグループ
バンク内において消去されることも明らかである。この
構造により、容易に拡張できるスイッチブロックのマト
リクスは、特定のスイッチ相互接続装置に必要なチャン
ネルの合計数にＴＳＩシステム全体を構成することがで
きるようにモジュラ−スイッチブロック構造を使用して
実現されることができる。

［実施例コ 第１図には従来技術の並列時間スロット交換機（ＴＳＩ
）２０の一般的な構造が示されている。これは、３個の
スイッチグループ（＃１．＃２および＃３）の相互接続
のブロック図であり、各グループは典型的に例えば１．
０２４チヤンネルのような最大数（Ｐ）までのチャンネ
ルを含む。並列ＴＳＩの目的は任意のスイッチグループ
中の任意のチャンネルから同じスイッチグループを含む
任意のスイッチグループ中の任意の別のチャンネルへの
スイッチングを行うことである。チャンネルデータは対
応したスイッチグループ並列入力バス２８上を入力され
、および各スイッチグループ用のスイッチグループ並列
出力バス３０上に出力される。

各スイッチグループに対して、並列ＴＳＩは所望のチャ
ンネル相互接続を行うのに必要な回路およびメモリを具
備している対応したグループバンク２２を含む。例えば
、グループバンク＃１はスイッチグループ＃１用の出力
チャンネルの任意のチャンネルに対してスイッチグルー
プ＃１．＃２または＃３の任意のチャンネルを相互接続
することができる。この結果を得るためにグループバン
クはスイッチメモリ２４を含み、このようなメモリは各
入来スイッチグループチャンネルに対して各グループバ
ンク中に１つである。したがって、第１図に示されてい
る３個のスイッチグループ並列ＴＳＩ構造に対して、３
個のスイッチグループメモリが各グループバンクに存在
し、各スイッチグループメモリは入来スイッチグループ
の１つに対応する。

さらにグループバンクは、１つの入来スイッチグループ
の１つのチャンネルに対応したスイッチグループメモリ
の１つにおけるただ１つのアドレス位置にスイッチグル
ープ＃１の各出力チャンネルをマツプすることを必要と
される情報を含む接続メモリ２６を含む。

典型的な動作において、各スイッチグループチャンネル
は高速反復ベースで各グループバンク中の対応したスイ
ッチグループメモリ中に書込まれる。各チャンネルはあ
る特有の時間スロット中に連続的に各グループバンク中
のスイッチングメモリ位置に書込まれる。各時間スロッ
トはスイッチメモリの読取り動作を発生させるように期
間的に十分に長い。対応したスイッチメモリ位置中に書
込まれるデータは、典型的に特定の加入者チャンネル用
の時間の瞬間にサンプルされるパルスコード変ｉ（ＰＣ
Ｍ）データである。他のタイプのデータエンコードはも
ちろん可能である。このようなＰＣＭデータは典型的に
サンプルされた時間間隔で信号の振幅を表す８ビツトの
情報を含む。特定のスイッチメモリアドレス位置に書込
まれた情報は、情報の新しいｌＰＣＭ単位がその特有の
時間スロットの次の発生中に再度特定のスイ・ソチグル
ープチャンネルからその位置に書込まれるまでそこに維
持されている。特定のスイッチメモリアドレスに書込ま
れた入来データが並列出力バスん３０上で同じ反復ベー
スでそのアドレスから読取られた場合（しかし一般に必
ずしも同じチャンネル時間スロット中である必要はない
）、特定のスイッチメモリアドレス位置に書込まれた加
入者チャンネルは特定の並列バススイッチグループ出力
用の特定のチャンネルに送信される。

典型的な構造において、各１，０２４加入者チャンネル
はｓ、ｏｏｏ回／秒の速度（ｇ、ｏｏｏヘルツ）でスイ
ッチグループに対応したスイッチメモリの１．０２４ア
ドレス位置の１つに書込まれたＰＣＭエンコードデータ
を有する。したがって、特有の時間スロットはそれぞれ
８．０００回／秒で発生する。

１つのスイッチグループに１，０２４チヤンネルのこの
ような構造に対して、各スイッチグループスイッチメモ
リ２４は第１Ａ図に示されているように少なくとも１，
０２４アドレス可能なメモリ位置３１を有する。所定の
スイッチグループに対して、各チャンネルに対応した８
ビツトのＰＣＭデータは８、ＱＯＯ回／秒の速度でスイ
ッチグループメモリのアドレス可能な位置の１つに書込
まれる。対応したスイッチグループスイッチメモリに書
込まれた特定の位置は各グループバンク中の各メモリに
対して同じであるが、特定の入力チャンネルが書込まれ
る特定のスイッチメモリアドレス位置はいずれの特定の
スイッチグループに対しても任意である。例えば、スイ
ッチグループ＃１に対する加入者チャンネル材０乃至＃
　１，０２３は、スイッチグループ＃１スイッチメモリ
２４′中のアドレス位置０乃至１．０２３に書込まれ、
入来データのこのアドレス動作はまたグループバンク＃
２および＃３中のスイッチグループ＃１スイッチメモリ
２４′　に対して同一である。このようなアドレスした
情報はＰＣＭエンコードデータから受信されるのではな
く、関連した直列パスインターフエイ各（存在するなら
ば）の一部を形成する回路によって、もしくは並列ＴＳ
Ｉの外部の回路から生成される。このようにアドレスす
る回路は技術的に良く知られている。

しかしながら、対応したスイッチメモリ　（グループバ
ンク＃１．＃２および＃３における）に関する第１図に
示されているスイッチグループ＃２および＃３のような
別のスイッチグループに対する入来データは、スイッチ
グループ＃１に対するチャンネルに関して使用されるも
のと同じアドレスマツピングを使用する必要がないこと
に留意しなければならない。したがって、例えば並列バ
ス人力２８に対するスイッチグループ＃２上の入来加入
者チャンネルは、スイッチグループ＃２のスイッチメモ
リ２４−中の異なるアドレス位置にマップされることが
できる。入来チャンネル語０乃至＃１，０２３に対する
アドレス０乃至１．０２３への連続したマツピングの代
りに、チャンネルは例えばスイッチグループ＃２のスイ
ッチメモリに対して全く異なるアドレス位置にマツプさ
れることができる。

例えば、スイッチグループ＃２に対するチャンネル＃０
はスイッチグループ＃２のスイッチメモリに対してアド
レス位置０００２に書込まれることが可能であり、一方
チヤンネル＃１はアドレス位置１．０２３に書込まれる
ことができる。各スイッチグループ用の各入来チャンネ
ルが対応したスイッチグループのスイッチメモリに対す
る単一のアドレス位置に書込まれ、この特定のアドレス
位置がその特定のスイッチグループ用の各スイッチグル
ープのスイッチメモリに対して同一であることだけが要
求される。最終的に、スイッチグループ＃２のチャンネ
ル＃２０がスイッチグループ＃２のスイッ、チメモリ用
のアドレス位置００４９に書込まれた場合、このアドレ
スは各グループバンク中の各スイッチグループ＃２のス
イッチメモリに対して使用される。

入来したスイッチグループチャンネルデータが反復速度
で対応したスイッチグループのスイッチメモリに書込ま
れた直後、データはまた同一の反復ベースで各スイッチ
グループ用の（８，０００ヘルツのような）並列出力バ
ス３０上でこれらのスイッチメモリから読取られる。し
たがって、概略的に各入来チャンネルは８，０００回／
秒の速度で対応したスイッチメモリアドレス位置に書込
まれ、読取り動作はまた各時間スロット中に行われ、さ
らに典型的に１つのスイッチグループに１．０２４チヤ
ンネルがあるため、各スイッチグループチャンネルはほ
ぼ１２２ナノ秒に等しい対応したスイッチグループスイ
ッチメモリアドレスにそのデータを書込みおよび読取る
時間スロットを有する。この時間長はサイクル期間Ｔに
等しく　、ｇ、ｏｏｏヘルツの反復速度で反復され、Ｔ
は１／ｆ等しく、ｆは反復速度であり、チャンネルの合
計数で割算される。

シタ力って、８．０００ヘルツ反復速度のサイクル期間
は１／８，０００に等しい。すなわち、それは１２５マ
イクロ秒である０、０００１２５秒に等しい。１．０２
４チヤンネルはそれぞれこの１２５マイクロ秒のサイク
ル期間中に連続的にメモリ中に書込まれるので、時間ス
ロットに対する実際の時間長は、０．０００１２５／１
．．０２４すなわち０．００００００１２２秒であり、
はぼ１２２ナノ秒である。

第１Ａ図に示されるように、チャンネルに対するＰＣＭ
および制御データは典型的に１６ビツトの長さ（８ビツ
トはＰＣＭデータおよび８ビツトは制御データ）であり
、したがって並列入力バス２８は１２２ナノ秒の時間ス
ロット中に特定のスイッチメモリアドレス位置にこれら
の１６ビツトのデータを書込み、このデータは反復的に
１２５マイクロ秒毎にその特定のアドレス位置に書込ま
れる。各スイッチメモリからのデータの書き込みおよび
読取りは同じ１２２ナノ秒の時間スロッ′ト中に発生し
、このような書込みおよび読取りは同時に実行されては
ならないため、特定のアドレス位置へのデータの実際の
書込みは１２２ナノ秒の時間スロットの第１の６１ナノ
秒期間中に発生し、一方スイッチメモリアドレス位置か
らのデータの読取りは時間スロットの第２の６１ナノ秒
期間中に発生する。したがって、各スイッチグループチ
ャンネルに関連した時間スロットは書込みおよび読取り
の両動作を表す。

さらに、各スイッチグループは他の全スイッチグループ
と同期して対応したスイッチグループのスイッチメモリ
中にデータを書込むことに留意しなければならない。し
たがって、スイッチグループ＃３のチャンネル用のデー
タはスイッチグループ＃１および＃２に対応したスイッ
チグループのスイッチメモリ中に書込まれたチャンネル
データと同じ６１ナノ秒の時間期間中にスイッチグルー
プ＃３のスイッチメモリ２４″°°中に書込まれる。

さらにスイッチグループのスイッチメモリからのデータ
の読取りはまた各スイッチグループに対する読取時間間
隔中に同期的に発生する。

各スイッチグループに対する並列入力バス２８は、デー
タおよびアドレスラインの両方を含み、両者は特定のス
イッチグループに対応したスイッチメモリに接続されて
いる。スイッチグループ＃１に対して、並列バス２８は
そのデータおよびアドレスラインの両方に関してグルー
プバンク１，２および３中のスイッチグループ＃１のス
イッチメモリ２４−に接続されている。アドレスライン
は特定のチャンネルのアドレスに対応し、効果的にデー
タのそのチャンネルをスイッチメモリの指示されたアド
レスに蓄積させる。

さらに第１図に見られるように、各グループバンク２２
中の接続メモリ２６はスイッチメモリ２４′２４′また
は２４′のどれが対応したスイッチグループに対する並
列出力バスに接続するか、および選択されたスイッチメ
モリのいずれのアドレスがデータ伝送のために任意の所
定の時間スロット中にこの出力バスにアクセスされるか
を制御する。接続メモリに蓄積されたスイッチメモリア
ドレス情報はプロセッサ３２から受信される。プロセッ
サの接続メモリへのアクセス、チャンネルデータ情報の
各スイッチグループ用のスイッチメモリ中への書込みお
よび読取り、並びに各スイッチグループの接続メモリス
からのスイッチメモリアドレス情報の読取りは、タイミ
ング発生器３４によって同期的に制御される。

動作において、各スイッチグループの接続メモリ２６は
対応したスイッチグループに対して並列入力バス２８の
一部を形成する並列アドレスバス３８に沿ってアドレス
情報を受信する。したがってグループバンク＃１に対し
て、並列アドレスバス３８′に沿ったアドレス情報はス
イッチグループ＃１に対応する。例えばスイッチグルー
プ＃１のチャンネル＃５４がチャンネル時間スロットａ
０５４中にスイッチグループ＃１のスイッチメモリ中に
書込まれるならば、アドレス情報すなわちアドレス００
５４は接続メモリ＃１に与えられる。このアドレス情報
は遠隔的にＴＳＩ　　（ＰＣＭエンコードデータのよう
に）に送信されるのではなく、良く知られている回路技
術によって局部的にチャンネル時間スロット情報に基づ
いて発生される。接続メモリは、このアドレスに蓄積さ
れたスイッチメモリアドレス情報を検索するようにその
アドレス位置００５４にアクセスする。検索されたスイ
ッチメモリアドレス情報は、どのスイッチグループのス
イッチメモリ（グループバンク＃１のスイッチメモリ＃
１゜＃２または＃３である）およびどのスイッチグルー
プのチャンネル（スイッチメモリアドレスに基づく）が
この５４番目の時間スロット中に読取られるべきである
かを決定する。この情報はスイッチグループ＃１用の並
列出力バス３０に与えられる。

したがって矢印４０は対応したスイッチグループから入
来したチャンネルのアドレスで接続メモリ中に蓄積され
た情報によって決定された際の特定のスイッチメモリの
選択を図的に表す。

第１図に示された従来技術の並列時間スロット交換機は
、各グループバンクに対する接続メモリ２Ｂがそのグル
ープバンクに関連したスイッチメモリから分離している
ので設計的にモジュラ−ではない。第２図および第３図
に示されているように、本発明による並列時間スロット
交換機２１は新しい概念を導入する。すなわち対応した
スイッチメモリ用のスイッチメモリアドレス情報専用の
接続メモリを具備したスイッチメモリ２４および接続メ
モリ２６′　の両方を含むスイッチブロック４２である
。

実際に、第１図に示された各グループバンクに対する接
続メモリモジュール２６は対応したグループバンクのス
イッチブロックに分配される。

このモジュラ−マトリクス設計を使用することにより、
３個のスイッチグループを含む典型的な適用に対する並
列時間スロット交換機は第４図に示されているような全
体構造を有する。各スイッチブロックは、下付は記号ｉ
およびｍで示されるアレイの一部として識別されること
が可能であり、ここでｉおよびｍは共に整数であり、さ
らにｉは関連したグループのグループバンク番号（した
がってスイッチグループ番号）を示し、ｍはチャンネル
データが受信されるスイッチグループ番号を示す。例え
ば、スイッチブロック５，２はスイッチグループ＃２か
らチャンネルデータを受信するグループバンク２２中の
スイッチブロックを示す。

スイッチブロック９，２は、スイッチグループ＃２から
チャンネルデータを受信するグループバンク＃３中のス
イッチブロックを示す。

このスイッチブロックのビルディングブロックの概念は
、大規模集積回路技術および集積高速メモリを備えた適
用特定集積回路（ＡＳＩＣ）を使用して実現されること
が好ましい。

第３図に示されているように、各スイッチブロックは分
配された接続メモリ２６′　およびスイッチメモリ２４
だけでなく、制御論理回路４４、入力データレジスタ（
ラッチ）４６．出力データレジスタ（ラッチ）４８およ
びスイッチメモリ読取りおよび書込みアドレスラッチ５
４および５６も含んでいる。

第２図に示された構造は、１つの時間スロットに対して
１つの接続メモリアドレスにアクセスするためにバス３
８上にアドレス情報を含み、１つの時間スロットに対し
て１つのグループバンク中の１つの接続メモリだけが有
効にアクセスされる。

例えば、スイッチグループ＃１のチャンネル＃２５がス
イッチグループ非２中のスイッチメモリ位置から並列出
力バス３０上に出力させるならば、スイッチグループ＃
２のスイッチブロック４２′（スイッチブロックｌ、２
）用の接続メモリはアクセスされ、次にそのスイッチブ
ロックに対するスイッチメモリ中の特定のアドレス位置
にアクセスする。

したがって、第２図に示された分配並列時間スロット交
換機の構造には各グループバンクの接続メモリが任意の
所定の時間スロットに対してただ１つの接続メモリアド
レスが出力可能にされてその関連したスイッチメモリア
ドレス情報をアドレスすることができるようにアドレス
される必要がある。この結果は多数の方法により実行さ
れることができる。ある好ましい方法は、各接続メモリ
アドレス位置がスイッチブロック識別データの蓄積用の
フィールドを含む。スイッチブロック識別フィールドで
識別されたものと同じスイッチブロック中のスイッチメ
モリデータだけがエネーブルにされる。各スイッチブロ
ックは、この比較処理に使用するためにハードワイヤ識
別子５０を含んでいる。

特に、第１Ｂ図は接続メモリの内部メモリ構造を示す。

各アドレス可能な一位置６１は１６ビツトのデータを含
む。これらのＩＢビットのうち１０ビツトフイールド６
４はスイッチメモリアドレス位置（２１０−１，０２４
）を識別するために使用され、３ビツトスイツチブロツ
ク識別子（ＩＤ）フィールドはあるグループバンク中の
８個以下のスイッチブロック（２３−８）の任意の１つ
を識別するために使用される。多数のスイッチブロック
が存在する場合、ＩＤフィールドにおけるビット数は増
加されることができる。スイッチメモリアドレス情報が
接続メモリアドレス可能位置６１中に書込まれる場合、
グループバンクのあるスイッチブロック用のスイッチブ
ロックＩＤもＩＤフィールド中に書込まれる。読取り動
作が行われた場合、各接続メモリの同じアドレス位置６
１が質問される。特定のアドレス位置におけるＩＤフィ
ールドと同じＩＤを有するスイッチブロック内の接続メ
モリだけがどのスイッチメモリアドレスデータがバス３
０上で出力されるかを決定する。

書込み動作中、アドレスバス３８からの同じアドレス情
報が同時に各グループバンク中の対応したスイッチグル
ープに対する各スイッチメモリ２４の対応したアドレス
位置３１（第１Ａ図参照）与えられることに留意しなけ
ればならない。例えば、スイッチグループ＃１に対する
スイッチグループ＃１用のスイッチメモリにおけるアド
レスの選択用の書込みアドレスはグループバンク＃１．
　　＃２および＃３（第４図のスイッチブロック１，１
．スイッチブロック２１．およびスイッチブロック３．
１）中のスイッチグループ＃１のスイッチメモリに与え
られる。上記のように、それはまたグループバンク＃１
の各スイッチブロック（スイッチブロック３．１．スイ
ッチブロック１．２およびスイッチブロック３．、）の
接続メモリ２６′　に与えられる。各グループバンクに
おいて、特定の時間スロットにおいて読取られるチャン
ネルに関連したスイッチメモリだけが接続メモリ位置で
読取られた接続メモリスイッチブロックＩＤデータビッ
トのスイッチブロック識別数に対する比較によってエネ
ーブルにされる。

例えば第４図に示されたようにスイッチグル−ブ＃１に
対して、書込みデータ用のスイッチアドレスはグループ
バンク＃１．＃２および＃３に対応したスイッチブロッ
ク１．２．スイッチブロック２．１およびスイッチブロ
ック３．１に与えられる。

読取リサイクル中、同じアドレスはグループバンク＃１
すなわちスイッチブロック１．１．スイッチブロック１
．２およびスイッチブロック１４．中の全ての接続メモ
リに与えられる。ハードワイヤスイッチブロックＩＤに
一致するＩＤデータを有するスイッチブロック中の接続
メモリだけがどのスイッチメモリデータが並列バス３０
上での出力のためにアクセスされるかを決定する。

並列ＴＳＩが３×３マトリクスでスイッチブロック４２
を使用している第４図から明らかなように、このような
並列ＴＳＩのモジュラ−設計は実質的に第５図に示され
るような任意の数のスイッチグループに寸法的に構造を
増加させる。このような並列ＴＳＩ構造の大規模集積回
路構造に対して、マトリクス寸法に関する制限は任意の
チャンネル時間スロット中の所定のグループバンクに対
するスイッチメモリアドレスおよび所定の読取り動作に
使用される特定の接続メモリを選択するために必要なア
ドレスライン数だけである。

平均的な寸法の典型的な要求の遠隔通信スイッチはほぼ
５，０００乃至１０．０００の阻止しないチャンネル、
したがって９Ｘ９並列ＴＳＩマトリクスを必要とし、こ
こで各スイッチグループは１，０２４チヤンネルを含み
、９．２１Ｂの阻止しないチャンネルを提供して任意の
チャンネル間を相互接続する。任意のチャンネル間を相
互接続すると共に阻止しないチャンネルを提供する他に
、このような９×９並列ＴＳＩマトリクスはまたこのマ
トリクス並列ＴＳＩ構造の固有の性質による任意のチャ
ンネルグループにおけるチャンネルの等しい伝播遅延を
放送、ループバック、ブリッジング、終端および切替え
に与えることができる。

同期光学回路（ＳＯＮＥＴ）加算降下マルチプレクサま
たは端子マルチプレクサのような伝送回路機能に対して
は、はぼａ、ｏｏｏチャンネル以下の交差接続機能が必
要とされる。このような構造を実現するために、３×３
並列ＴＳＩマトリクスが使用されることができる。遠隔
通信スイッチング分野において当業者に容品に明らかで
あるように、本発明の並列ＴＳＩマトリクスの寸法はま
た、全てのグループチャンネルの相互接続能力全体に対
する種々の特徴および要求の使用に関して交換が行われ
るならば修正されることができる。

例えば、ループバックのような特徴が必要なければ、マ
トリクスは必要なスイッチブロック数に関して減少され
、したがって特定の構造に対する寸法、電力、熱発生お
よび費用を減少することができる。例えば、３×３並列
ＴＳＩマトリクスがスイッチグループ＃１に結合された
降下された局部チャンネル、スイッチグループ＃２に結
合された東方伝送機能、西方向におけるスイッチグルー
プ＃３に結合された伝送機能との加算降下マルチプレク
サ適用において使用され、東方伝送機能がループバック
能力を必要としない場合、第４図に示されたスイッチブ
ロック。、２およびスイッチブロック３．、は除去され
ることができる。このような除去はループバック能力が
同じスイッチグループのチャンネル相互接続を必要とす
るためてあり、したがってこのような相互接続が必要と
されなければ、このようなグループ相互接続を実行する
スイッチブロックは省かれることができる。各スイッチ
グループに対して、そのグループのチャンネル相互接続
を有効にさせるスイッチブロックは入来したチャンネル
データと同じグループすなわちスイッチブロック。、、
、に割当てられる接続メモリを有するスイッチグループ
であり、ここでｎは上記のスイッチグループ番号に等し
い。同様に、スイッチグループｊからスイッチグループ
ｋ（ｊおよびｋは共に整数）への相互接続が必要なけれ
ば、スイッチブロック３．、は省かれることができる。

したがって、第４図および第５図に示された構造は第３
図に示されたスイッチブロックを使用して第２図に示さ
れた並列’ＴＳＩに対応しその機能を達成し、ここで各
グループバンクはグループバンク＃１に対応したスイッ
チブロック、１３．スイッチブロック１，２およびスイ
ッチブロック１１．のようなスイッチブロックの列に対
応する。

適用特定集積回路構造 本発明による並列時間スロット交換機マトリクスは、適
用特定集積回路（ＡＳＩＣ）を使用しては、現在１つの
チップに対して３６キロビツト以下の内部メモリにより
ほぼｔｏ、ｏｏｏ個の利用可能ゲートの形態で実現され
る。特に、第２図、第３図および第４図に示された構造
は、各グループバンク２２中の各スイッチメモリ２４が
各スイッチメモリに割当てられるそのグループバンクの
制御論理回路４４および接続メモリ２６′を有するよう
に少し再配列することにより実現されることができる。

このような構造において、接続メモリ、スイッチメモリ
、制御論理回路およびラッチの組合せは第３図に示され
たスイッチブロック４２を構成する。

第６Ａ図乃至第６Ｃ図を含む第６図は、ＡＳＩＣ回路網
を使用して構成される本発明による並列ＴＳＩマトリク
スのブロック図である。第６図に示されているように、
各グループバンク２２は対応した並列データバス２９上
で受信された入来データを有する例えば１，０２４チヤ
ンネル（Ｐ　−１，０２４）のような対応したスイッチ
グループ用のチャンネル（Ｐ）のグループに関連してい
る。チャンネルアドレス情報はアドレスバス３８上に与
えられる。

並列データバス２９とアドレスバス３８との組合せは入
力並列データバス２８を形成する。出力データは各グル
ープバンク用の並列出力バス３０上に与えられる。

さらに、スイッチグループ＃１は直列入来データ（リン
ク５２）を並列データに、および出力並列データを直列
データ（リンク５２′）に変換する直列バスインターフ
ェイスリンク５２および５２′　を使用する（第６Ａ図
および第６Ｂ図）。各直列バスインターフェイスリンク
は典型的に３２チヤンネルを含み、したがってスイッチ
グループが１．０２４チヤンネルを含んでいる場合、３
２８　Ｂ　Ｉリンク（３２Ｘ　３２−１０２４）が必要
である。このようなＳＢＩリンクは典型的に８個のＳＢ
Ｉリンクが単一の大規模集積（ＬＳＩ）装置上に設けら
れるように構成される（ＳＢＩ装置＃０．＃１．＃２お
よび＃３）。

直列入来チャンネル情報を並列データに変換する直列バ
スインターフェイスリンクの使用は並列ＴＳＩ構造に不
要であることが留意されなければならない。これは並列
ＴＳＩマトリクスシステムと共に使用されることができ
るタイプの１つとして示されている。さらに、タイミン
グ発生器３４は全てのグループバンクに共通であること
が留意にされなければならない。

バス２９上に入来した並列データは１６ビツトを含んで
いるので、各スイッチメモリ２４は１６ビツト構造によ
る１、０２４を必要とする。このメモリはＡＳＩＣチッ
プ内に滞在する。

全ての接続メモリ６′は、それぞれが１５ビツト長を有
するり、０２４ワード構造を必要とするランダムアクセ
スメモリである。このメモリはまたＡＳＩＣチップ内に
滞在する。

第１Ｂ図に示されているように、１５ビツト接続メモリ
ワードの２つのビットは全ての並列データバス出力に対
するアドレス基準のような外部イベントの同期化に使用
されるプログラム可能なストローブビットに対して予約
されたストローブビットデータ６２を限定する。残りの
１０個の接続メモリアドレスビットは、対応したスイッ
チメモリ２４中の１．０２４　　（２”＝１，０２４　
）の１６ビツトワードの１つをアドレスするために使用
されるスイッチメモリアドレスフィールド６４を限定す
る。３つの残りのアドレスビットは、いずれの接続メモ
リがどのデータが対応した読取りサブチャンネル期間中
（８１ナノ秒）に読取られるかを決定するかを示すため
にスイッチブロックＩＤ５０と共に使用されるスイッチ
ブロック識別フィールド６３を限定する。

これらのビットはまた所望のチャンネル相互接続を変化
（すなわち接続メモリフィールド中に蓄積されたデータ
を変化）するためにプロセッサ３２によって読取られ書
込まれる。

第２図、第３図、第４図、第５図および第６図に見られ
るように、接続メモリ２６′は各グループバンク中の各
スイッチグループと関連している。

上記において説明されたように、接続メモリの目的はど
のスイッチメモリアドレスが特定の時間スロット中に対
応したグループバンクの並列出力バス上にそのデータを
出力するためにアクセスされるかを決定するためにスイ
ッチメモリアドレス情報を提供することである。しかし
ながら、各スイッチブロック２４に関連した各接続メモ
リ２６′　は同じスイッチブロック中のスイッチメモリ
２４に対してのみスイッチメモリアドレス位置にアクセ
スすることができるため、スイッチブロックデータが時
間スロットに対して出力されることに関してその所定の
時間スロットに対して（すなわち並列入力バス２８のア
ドレスバス３８上で受信された所定０）入力アドレスに
対して）決定が行われる必要がある。上記の説明のよう
に、この決定を行う好ましい方法は各接続メモリのスイ
ッチブロックＩＤフィールド６３の内容を実際のスイッ
チブロックＩＤ数５０に比較することである。一致した
場合にのみ、対応したスイッチメモリデータがバス３ｏ
上に出力する。

実際に、この技術は各接続メモリの各アドレス可能な位
置６１のＩＤフィールド６３およびスイッチメモリアド
レスフィールド６４を維持するために応答できる相互接
続されたプロセッサ３２のプログラムオーバーヘッドを
減少する。以下においてさらに詳細に説明されるように
、プロセッサはグループバンク内の各接続メモリ（グル
ープバンク＃１のスイッチブロック１，１．スイッチブ
ロックＩおよびスイッチブロック１，３における接続メ
モリ２６′のような）の同じアドレス可能な位置６１に
同じＩＤ情報およびスイッチメモリアドレス情報を書込
むだけである。ＩＤ情報はただ１つの実際スイッチブロ
ックＩＤ５０と一致するので、この特定のスイッチブロ
ックのスイッチメモリ出力データラッチ４８だけがその
アドレス可能な位置（チャンネルまたは時間スロット）
に対する読取り中にエネーブルにされる。

例えば、８個のスイッチグループ（Ｎ−８）が存在する
場合、８個までのスイッチブロック（したがって接続メ
モリ）が各グループバンク中に存在する。これらの８個
のスイッチブロックに対するＩＤは、０乃至７の数に等
しい二進数を表す０００、００１　、０１０．０１１．
１．００．１０１　１１０およびｉｌｌである。プロセ
ッサ３２が２００番目アドレス位置（すなわちチャンネ
ル＃２０または時間スロッ。

ト＃２０）に対して各接続メモリのＩＤフィールド６３
中に二進数１０１を書込んだ場合、二進数１０１は５に
等しいため６番目のメモリデータ（スイッチブロック１
．６）がそのチャンネルに対して出力される。

同じタイプの決定を行う第２の技術は、スイッチメモリ
アドレス情報を含む各接続メモリアドレス位置が、アド
レスバス３８上で接続メモリアドレス位置のアドレスに
等しいスイッチメモリアドレス（時間スロット）が受信
された際に対応した制御ブロック４４がフラッグが設定
されるか否かを決定することかできるようにフラッグビ
ットを含むことである。フラッグが設定された場合にの
み、その特定の接続メモリデータはスイッチメモリ読取
りをエネーブルにするために使用される。

この第２の技術において、特定の時間スロットが読取り
動作のために異なるスイッチグループのスイッチメモリ
に関連している場合、プロセッサは最初に前の接続メモ
リ中のフラッグビットを除去（またはアンフラッグ）し
、所望のスイッチグループのスイッチメモリに関連した
スイッチブロックに対応した所望の接続メモリ中に新し
いメモリアドレス情報を書込んでフラッグビットを設定
しなければならない。

プロセッサ３２に関して、特定のスイッチブロック中の
接続メモリ用の接続メモリアドレス位置中に情報を書込
むために、それは特有に所定のグループバンク内のスイ
ッチブロックを識別するスイッチブロックＩＤ５０を読
取ることができなければならない。このようにして、グ
ループバンクの１つのスイッチブロックだけが時間スロ
ット中の読取り動作のためにアクセスされる。実際に、
所定のグループバンクに対するスイッチメモリアドレス
情報は効果的にそのグループバンクに関連したスイッチ
ブロック中の接続メモリに分配される。

制御ブロック４４ 制御ブロック４４はデータ送信機能を制御する論理回路
を含む。タイミング発生器３４は制御ブロック４４によ
って行われる制御論理機能を同期し、対応したスイッチ
メモリ２４に対するおよびブロモ・ソサバス３３を介し
た接続メモリ２６′　とプロセッサ３２との間における
全ての読取り／書込み動作の同期を含む。

８．１９２　ＭＨｚ　、　１６．３８４ＭＨｚ　、　３
２．７６８ＭＨｚのクロック信号および制御ストローブ
４３はそれぞれ制御タイミングモジュール９０に与えら
れる。これらの信号はタイミング基準信号８０として示
されている。モジュール９０のタイミング出力８２は制
御論理ブロック４４を形成する別のモジュールの動作を
同期するために使用される。

スイッチメモリ書込み動作に関して、制御論理ブロック
は出力３９上にアドレスを発生する。第６Ａ図に見られ
るように、このアドレス情報は最初にアドレスバス３８
からスイッチメモリ書込みアドレスラッチ５６に与えら
れる。出カフ４は、スイッチメモリアドレス選択モジュ
ール９２に与えられ（第８図参照）、次にバス３９上に
スイッチメモリアドレス情報を発生する。

第６Ａ図に見られるように、データバカ２９はスイッチ
メモリデータラッチ４６にエンコードされたデータ（Ｐ
ＣＭデータのような）を与える。このラッチからの出力
９４は、選択されたアドレスでスイッチメモリにこのエ
ンコードされたデータを与える。

スイッチメモリ読取り動作に関して、バス３８からのア
ドレス情報はスイッチメモリ読取りアドレスラッチ５４
に与えられる（第６Ａ図参照）。ラッチ５４からのスイ
ッチメモリアドレスデータはバス７８を介して制御論理
ブロック４４に与えられる。第８図に見られるように、
このアドレス情報は接続メモリアドレス選択モジュール
９Ｂに与えられる。

次にモジュール９６の出力３５は、第６Ａ図に示される
ような対応したスイッチブロックの接続メモリに与えら
れる。

接続メモリの選択されたアドレスは、論理ブロック４４
のラッチ９８に接続されている出力３７上でその接続メ
モリデータを出力する。バス３０上で潜在的な出力に対
するスイッチメモリのアドレスを表すラッチされた接続
メモリデータは、バス１００を介してスイッチメモリア
ドレス選択モジュール９２に与えられる。そのモジュー
ル９２の出力３７はスイッチメモリにアドレスを与え、
それは次にその出力５１上で（第６Ａ図参照）スイッチ
メモリ読取りデータラッチ４８にスイッチメモリデータ
を出力する。このような動作は、対応したグループバン
クの各スイッチメモリに対して発生する。

しかしながら、ただ１つのスイッチメモリ読取りデータ
ラッチだけが各グループバンクに対してエネーブルにさ
れる。この結果、ラッチ９８により１５ビツト接続メモ
リデータ出力の一部を形成する１つの識別フィールド６
３だけがスイッチブロック識別子５０に対応する。この
比較は、対応したスイッチメモリ読取りデータラッチ４
８をエネーブルにする（第６Ａ図に示されているように
）出カフ６を有する接続メモリデータ識別モジュール１
０４によって行われる。

制御論理ブロック４４はまたデータの書込みまたは読取
りのために対応したスイッチブロック接続メモリにプロ
セッサ３２をインターフェイスする。

このような読取りまたは書込み（読取り／書込み）動作
に関して、この読取り／書込みアドレスがバス７８上の
現在のスイッチメモリ読取りアドレスに一致した場合（
第８図参照）、プロセッサ読取り／書込みアドレスは接
続メモリへのアクセスを発生させる。特に、プロセッサ
読取り／書込みアドレスおよび対応したデータはバス３
３上でレジスタ１０６におけるシフトに与えられる。書
込み動作に関して、接続メモリデータはバス１０８上で
バッファ１１０に出力される。読取り／書込みアドレス
の比較は、バス１１３上でプロセッサ読取り／書込みア
ドレスを受信してバス７８上の現在の読取りチャンネル
スイッチメモリアドレスとそれを比較する比較器１１２
によって行われる。プロセッサ読取り動作に関して、比
較が認められた場合、出力１１４はエネーブルにされ、
次に書込みのためにバス３７上で接続メモリに、および
現在のスイッチメモリ読取り動作のためにラッチ９８に
バッファ１１０からの接続メモリデータ出力をゲートす
る。プロセッサ読取り動作に関して比較が認められた場
合、シフト出力レジスタ１２２に接続されているバス１
２０に対して現在の制御メモリ読取り動作からラッチ９
８の出力を転送するためにバッファ１１８をエネーブル
にする出力１１４はエネーブルにされる。バッファ１１
０中でのデータの読取りまたは書込み特性は、プロセッ
サ接続メモリ読取り／書込み情報１１１によって決定さ
れる。

このデータ送信の予備として、バス１１３上での接続メ
モリ読取り／書込みアドレスはバス３５を介して限定さ
れた接続メモリアドレスをアドレスする接続メモリアド
レス選択モジュール９６に与えられる。さらに、ＩＤ比
較モジュール１３０に対するバス１２８上の出力として
のプロセッサ人力の比較は、所望のグループバンクまた
はスイッチブロックがアクセスされなければプロセッサ
読取り／書込み動作が発生しないことを保証するために
行われる。エラー検出モジュール１３２は、プロセッサ
入力またはレジスタ１０６中のシフトから出力バス１３
４を介するデータに関するエラーが検出される場合、ス
イッチブロックタイミングを阻止するために使用される
。

接続メモリに対するプロセッサアクセスはまたスイッチ
グループアドレスの１１番目のデータビット１１Ｂ（存
在するならば）が使用されていないチャンネル（時間ス
ロット）を示した場合に行われる。第８図に見られるよ
うに、このフラッグビットはまたバッファ１１０をエネ
ーブルにする。

プロセッサ３２への接続メモリデータ送信に関して、バ
ッファ１１ｇの出力１２０はレジスタ１２２からシフト
するように与えられる。レジスタ１２２の出力１２４は
検査合計（パリティ）発生器１２Ｂに与えられる。その
出力は、プロセッサ３２への送信のためにプロセッサバ
ス３３に接続されている。

直列ハスインターフェイス 第６Ａ図に示されているグループバンク＃１に関して、
大規模集積回路中に構成された直列バスインターフェイ
ス（ＳＢＩ）リンク５２および５２′は、全ての加入者
チャンネルに直列並列および並列直列変換を行わせる。

このようなＳＢＩリンクは本発明の一部ではないが、正
確に並列ＴＳＩに対する加入者チャンネルの典型的な相
互接続を説明するために示されている。直列並列変換処
理において、ＳＢＩリンクはそれぞれ３２の直列チャン
ネルを受信し、それぞれ４．０９８メガヘルツのビット
率を有する。各リンクはチャンネル語０中に同期ワード
を有する３２の１６ビツトチヤンネルを含む。

直列バスインターフェイスリンクはデータにおいてシフ
トし、同期ワードの発生の際にデータを同期し、並列デ
ータワードに全てのデータを変換してＴＲＩチャンネル
タイミングとの整列のために全てのデータワードをバッ
ファし、タイミング発生器３４によってストローブされ
たときに各グループバンク中のスイッチグループに対応
した全てのスイッチブロックにＳＢＩチャンネルスイッ
チメモリ書込みアドレスを有する各データワー、ドをゲ
ートする（チャンネル時間スロットによって決定された
ときに）。

３２のＳＢＩリンク（各リンクが３２チヤンネルに接続
されている）が存在しているので、特定のリンクに関連
したチャンネルは１０ビットアドレスの上位桁の５ビツ
ト（２’−３２）によって識別される特定のＳＢＩリン
クを有する各グループバンク中のそのスイッチグループ
用のスイッチメモリにマツプされ、書込まれるべき特定
のリンクに対する実際のチャンネル番号はスイッチメモ
リと関連した１０ビツトアドレスの下位桁の５ビツトに
よって識別される。したがって、第１Ａ図を参照すると
、スイッチメモリアドレス０乃至３Ｉは第１のＳＢＩリ
ンクに関連されることができる。したがって、スイッチ
アドレスの最後の５ビツト（下位桁のビット）は３２の
スイッチアドレスのいずれが所定の時間スロット中にデ
ータを受信するかを識別する。

並列直列変換処理において、ＳＢＩリンク５２′はタイ
ミング発生器、３４によるストローブの際に並列出力バ
ス３０からデータを受信する。このデータを受信するた
めのＳＢＩリンク用のチャンネルアドレスは、６チヤン
ネルサブ期間早＜ＴＳＩグループバンクに送信されたデ
ータワードのスイッチメモリアドレスに対応するチャン
ネルと同一であり、各チャンネルサブ期間は６１ナノ秒
の長さである。出力ＳＢＩリンクに得られたワードはＳ
ＢＩリンク伝送チャンネルタイミングとそれを整列する
ためにバッファされ、次に同じ４．０９６メガヘルツの
クロックを使用して直列に直列バスインターフェイスか
らシフトされる。

バス グループバンク＃１に関連したバス２８は２６ビツトの
大きさを有し、一方グループバンク＃２および＃３に関
連した並列バス２８はそれぞれ２７ビツトの大きさを有
し、残りのビットは有効／無効チャンネル識別子フラッ
グ１１Ｂを表す（第８図参照）。

このフラッグは、以下に詳細に説明されるように使用さ
れていない加入者チャンネルを識別するために使用され
る。

３個のスイッチグループ並列入力バス２８はそれぞれ時
分割多重化されており、並列ＴＳＩに１．０２４以下の
チャンネルを伝送する。２６ビツト並列バスはスイッチ
メモリアドレスの１０ビツトおよびデータの１６ビツト
を表す。データの１６ビツトは、サービスデータ（ＰＣ
Ｍ等）の８ビツトおよび制御データの８ビツトを含む。

グループバンク＃１の出力は、出力Ｓ　Ｂ　Ｉ　５２’
に１　、０２４１チヤンネルを伝送する１６ビツト並列
データバス３０上に位置される。入力および出力並列バ
ス２８および３０の時分割により１，０２４加入者チャ
ンネルは各並列バスによって伝送されることが可能であ
り、各１，０２４チヤンネルは１２５マイクロ秒毎に反
復している。これはほぼ１２２ナノ秒（１，０２４チヤ
ンネルで分割された１２５マイクロ秒）のＴＳＩチャン
ネルサイクル期間に等しい。

各並列バスチャンネル期間は２つのＴＳＩ加入者期間に
等しく、それと位相整列され、各ＴＳＩ加入者期間はほ
ぼ６１ナノ秒の長さであり、１つ置きの加入者期間が書
込みまたは読取り動作を表す。

タイミング 第７図に示されているタイミング図と共に第４図を参照
すると、グループバンク＃１がスイッチブロック３，１
．スイッチブロック１．２およびスイッチブロック１２
．を使用してさらに説明される。

時間間隔“Ｔ“の始において、タイミング発生器３４は
スイッチグループ＃１の並列人力バス２８および並列出
力バス３０に結合された相互接続された外部装置、並び
に各グループバンクの全てのスイッチブロック４２にス
トローブ（タイミング基準８０の一部であり、第６Ａ図
および第８図を参照）を送信する。タイミング発生器３
４からのストローブに基づいて、１６ビツトデータワー
ドおよびＩＯビットスイッチメモリチャンネルアドレス
は、並列データバス２９および並列アドレスバス３８を
含むスイッチグループ＃１の並列入力バス２８上にゲー
トされる。

スイッチグループ＃１用のＳＢＩリンクを使用する第６
図に示す構成に対して、このストローブ、すなわちグル
ープバンク＃１の制御論理回路ブロック４４の１つから
の２５８ｋＨｚＳＢＩ同期基準４１．１６ビツトデータ
ワードおよびＩＯビットＳＢＩチャンネルスイッチメモ
リアドレスはリンクの４つのＳＢＩグループの１つによ
りＴＳＩ並列入力バス２８にゲートされる。

時間間隔“Ｔ″の終りにおいて、１０ビツトアドレスお
よび１６ビツトデータがそれぞれスイッチブロック１１
．　　スイッチブロック２．、およびスイッチブロック
９．１のラッチ５Ｂおよび４ｃ中にラッチされる（第６
図参照）。グループバンク＃１の並列出力バス３０に関
するスイッチグループ＃１．　　＃２および＃３に対し
てスイッチメモリ読取り動作を実行することに関してこ
のアドレスだけが必要なので、１０ビツトアドレスはま
たスイッチブロック１．１、スイッチブロック１，２お
よびスイッチブロック１．のラッチ５４中にラッチされ
る。スイッチブロックのＩＤ５０に一致するＩＤフィー
ルドを有する接続メモリだけが対応したスイッチメモリ
読取りデータラッチをエネーブルにさせる。上記に説明
されたように、この決定は代わりに有効なスイッチメモ
リアドレス情報が存在するかどうかを接続メモリアドレ
ス位置のフラッグビットを試験することによって確認す
ることができる。

時間間隔Ｔ＋１’中に、各スイッチブロック内の制御論
理回路はラッチ５４内でラッチされたアドレスがバス３
３を介してプロセッサ３２（第２図および第６図参照）
からの可能な未決定の接続メモリアクセスアドレスに一
致するかどうか（すなわち対応した接続メモリアドレス
がスイッチメモリアドレス情報を含むかどうか）、或い
は有効／無効フラッグ状態ビット１１６が利用可能なチ
ャンネルすなわち入来データがないチャンネルを示すか
どうかを決定する。一致が生じた場合、またはフラッグ
状態が利用可能な時間スロットを示した場合、以下にさ
らに詳細に述べられるようにプロセッサ接続メモリ動作
が発生する。そうでなければ、時間間隔“Ｔ＋１″の終
りにラッチ５４中のラッチされたアドレスは制御接続メ
モリアドレスバス３５を介して接続メモリ読取り動作用
のアドレスとして利用できる。

スイッチブロック接続メモリ読取り動作は、時間間隔“
Ｔ＋２”から間隔“Ｔ＋３”の前半に発生する。間隔“
Ｔ＋２“の終りに接続メモリ出力上に存在するスイッチ
メモリアドレス情報は、バス３９を介してスイッチメモ
リ２４に送信される。したがって、この情報はスイッチ
メモリ読取り動作のスタートを開始する。間隔“Ｔ＋３
”の中間点で接続メモリアドレス出力は制御論理ブロッ
ク中でラッチされる。制御論理ブロック４４はまた、１
つのアドレス情報がベンディングであるならば要求され
たプロセッサ接続メモリ読取りサイクルの結果をプロセ
ッサ３２に戻して報告するためにこのアドレス情報を使
用する。

また間隔“Ｔ＋２”中、間隔“Ｔ”の終りに前にスイッ
チブロック、１、スイッチブロック２およびスイッチブ
ロック１．１にラッチされたスイッチグループ＃１のス
イッチメモリ書込みアドレスおよびデータは、指示され
たスイッチメモリ位置に送信される。内部書き込みパル
スは、この結果を得るために対応したスイッチブロック
（ＳＭＷＥｍ号）内において使用される。

間隔“Ｔ＋３”の始めに、エネーブルにされた接続メモ
リの制御論理回路４４は間隔“Ｔ＋２“中に読取られた
接続メモリ出力をデコードする。エネーブルにされたス
イッチブロックのためにスイッチメモリ２４から読取ら
れた実際のスイッチメモリデータは間隔“Ｔ＋３“の終
りにラッチ４８にラッチされる。

間隔“Ｔ＋４”中に、エネーブルにされたスイッチブロ
ックの制御論理モジュール４４はラッチ４８中のデータ
を並列出力バス３０上に位置させるようにライン７６で
信号を出力する。

タイミング発生器は、共通の１８．３８４メガへルック
ロックと、スイッ・チブロックだけに共通の３２．７６
８メガヘルツクロツクと、および８．１９２メガヘルツ
ストローブとを供給することによってスイッチブロック
と外部装置との間の全ての動作を同期する。

したがって、完全な時間スロット交換機サイクルはそれ
ぞれ６１ナノ秒の長さを有する６つのＴＳＩサブチャン
ネル期間に等しい期間の５倍の間隔を必要とし、したが
って全ＴＳＩソイクルはほぼ３６６ナノ秒で実行される
。

プロセッサ接続メモリ動作 各スイッチブロック中の接続メモリは、制御論理ブロッ
ク４４の制御の下に読取られ書込まれることができる。

読取り／書込み動作が行われる場合、（１）接続メモリ
に対するプロセッサ読取り／書込みアドレスが同じグル
ープバンクに対する現在のｌθビットスイッチメモリ読
取りアドレスに致するか、或いは （２）１１ビツトのスイッチメモリ書込みアドレスの最
大桁のビット（ＭＳＢ）１１Ｂ　　（第８図参照）が使
用されていない（すなわち無効の）チャンネル期間を識
別するならば接続メモリへのアクセスが認められる。こ
のようなビットは、実際に並列バス時間スロットが使用
されないことを示すために外部装置によって与えられた
フラッグである。

プロセッサ動作がアドレスの一致に基づいて終了された
場合、動作は通常に進行するスイッチメモリ読取り動作
に関して透明に発生する。

インターフェイスバス３３はプロセッサ３２にスイッチ
ブロック接続メモリへアクセスさせる。プロセッサ読取
りまたは書込み動作に関して、接続メモリアドレスおよ
びデータは、使用されていないチャンネル時間スロット
が検出されるか、或いは等価なアドレスが利用できるま
でシフトされて保持される。時間間隔シーケンスは以下
に示されている。

第７図を参照すると、時間間隔“Ｔ′の始めでタイミン
グ発生器は１６．３８４メガへルックロックに基づいて
スイッチグループ成分に制御ストローブを送信する。制
御ストローブは、アドレスバス３８上でｌθビットスイ
ッチメモリアドレスおよびデータフラッグ（並列インタ
ーフェイス用の）の送信を開始する。データフラッグは
チャンネル時間スロットが使用されていない時を示す。

時間間隔“Ｔ″の終わりにおいて、アドレスの１０ビツ
トおよびフラッグビットは、もし存在するならばスイッ
チブロック４２中にラッチされる（ラッチ５６およびラ
ッチ５４）。

時間間隔“Ｔ＋１”のスタートで、アドレスフラッグビ
ットの状態に基づいて、アドレスフラッグビットが使用
されていないチャンネルを識別するならば、前にスイッ
チブロック中にシフトされた１０ビツトチヤンネルアド
レスが接続メモリアドレスとして使用されるように、ス
イッチブロック制御論理回路４４により決定が行われる
。接続メモリに対するアドレスのこのようなスイッチン
グは時間間隔“Ｔ＋１“中に発生する。

アドレスフラッグビットが使用されていない時間スロッ
トを示さなければ、読取りチャンネルアドレスのプロセ
ッサアドレスに対する比較は同じ時間間隔“Ｔ＋１″中
に行われる。等癌性が認められた場合、チャンネルアド
レスは時間間隔“Ｔ＋１′の終わりに接続メモリアドレ
ス入力にゲートされる。後続する時間間隔において、制
御論理回路は所望の接続メモリ位置に対する結果として
の接続メモリ読取りデータをインターフエイスフ５ス３
３にシフトし、上記に論じられたようにスイ・ノチメモ
リ動作を進行するためにそれを使用する。

プロセッサが所望の接続メモリ位置にデータを書込んで
いるならば、インターフェイスバス３３からの１５ビツ
トのデータワードも時間間隔“Ｔ＋１＃の終わりに接続
メモリデータ入力にゲートされる。

このデータはその特定の接続メモリアドレス中のデータ
と置換する。この更新された情報はまたそのスイッチブ
ロックのスイッチメモリ２４に対する読取り動作を行う
ために使用される。

時間間隔“Ｔ＋２”および時間間隔“Ｔ＋３”の前半中
、接続メモリ書込み動作が行われている場合、タイミン
グ発生器は内部的に時間間隔“Ｔ＋２“で接続メモリ書
込みエネーブル（ＣＭＷＥ）ストローブを発生する。こ
のストローブは時間間隔“Ｔ＋２″の前半における全て
の設定要求が達成されるようにさせる。制御論理回路に
よってゲートされたデータは接続メモリ中に書込まれ、
それが時間間隔“Ｔ＋３”の中間点まで内部的に制御論
理ブロック接続メモリ出力ラッチにおいてラッチされな
くても、時間間隔“Ｔ＋３“の始めに直接的にスイッチ
メモリアドレスに供給される。

この過程の使用により、スイッチメモリデータ読取り動
作は、特定の接続メモリ出力によってエネーブルにされ
るようにプログラムされるならば時間間隔“Ｔ＋３°の
始めにその動作を始めることができる。

プロセッサ接続メモリ読取り動作が発生するならば、通
常の接続メモリ読取り動作は時間間隔“Ｔ＋２°から時
間間隔“Ｔ＋３″の中間点までに発生する。チャンネル
時間間隔“Ｔ”の終わりにスイッチブロック中にラッチ
された（ラッチ５４）アドレスは接続メモリアドレスと
して使用される。

接続メモリ出力はまた時間間隔“Ｔ＋３”にスタートす
る通常のスイッチメモリ読取り動作を進行するために直
接的にスイッチメモリにゲートされる。時間間隔“Ｔ＋
３”の中間点において、接続メモリから読取られたデー
タは、プロセッサ３２に戻すように伝送するために制御
論理ブロックにおいて、および対応したスイッチメモリ
に対してラッチされる。

後続する接続メモリ動作が生じるために、時間スロット
交換機は６ワ一ド直列パスプロトコールフレームでプロ
セッサに応答することによって接続メモリサイクルを終
了する。このフレーム中に含まれる関連した情報は、最
初のメツセージが検査合計エラーなしに受信されたこと
を示す。それはまた読取り動作のために接続メモリから
読取られた１５ビツトデータワードおよび新しい検査合
計を含む。検査合計の直列送信の際に、時間スロット交
換機は相互接続されたプロセッサ３２からの別の接続メ
モリ読取り／書込み要求を受ける準備をする。

それ自身の接続メモリを含む各スイッチブロック、およ
び任意の所定のチャンネル時間スロット中にそのスイッ
チメモリから読取られたデータを出力させることを許さ
れた１つのグループバンクにただ１つであるスイッチブ
ロックにより、１つのチャンネル接続を初期化するため
に要求される接続メモリ書込み動作数を最小にする技術
が開発されている。この機能は接続メモリグループバン
ク書込み動作によって得られる。この機能は各スイッチ
ブロックのハードワイヤＩＤ５０を使用する（第６図参
照）。接続メモリ書込み動作中にグループバンク中の全
スイッチブロックが同時に書込まれる。同じデータワー
ドは全接続メモリ中に書込まれるが、グループバンク中
のスイッチブロックのただ１つの特有のハードワイヤア
ドレスを含んでいる。スイッチメモリ読取り動作中に全
てのスイッチブロック接続メモリが読取られるが、フィ
ールド６３において訂正ハードワイヤアドレスを有する
（第１Ｂ図参照）スイッチブロックだけがスイッチメモ
リアドレスバス３９上にバス３７を介して受信されたそ
のスイッチメモリアドレスデータを出力することを許さ
れ、したがってグループバンク内のその特定のスイッチ
メモリだけが並列データ出力バス３０上にスイッチメモ
リデータを表すためにエネーブルにされるそのデータラ
ッチ４８を有している。

同様に、接続メモリ読取り動作中に相互接続されたプロ
セッサ３２を介して、対応したハードワイヤ！Ｄを備え
たスイッチブロックだけがインターフェイスバス３８を
介してデータをプロセッサに復帰させることができる。

したがって、９ｘ９ＴＳＩマトリクスのような大きい並
列時間スロット交換機マトリクスに関連する設定時間は
最小にされる。

以上のように、マトリクスの構成素子がそれぞれスイッ
チメモリアドレスデータを含む分配された接続メモリを
含むスイッチブロックを具備しているマトリクス構造を
有する並列時間スロット交換機が記載されている。各ス
イッチブロックはまた、グループバンクの１つのスイッ
チメモリだけが任意の所定のチャンネル時間スロット中
にデータを出力するように特有の識別子を含んでいる。

この特有のスイッチブロック識別子はまた相互接続され
たプロセッサによって接続メモリデータ（スイッチメモ
リアドレスデータ）を更新するために使用される。その
結果、並列ＴＳＩは構造的にフレキシブルであり、特に
大規模集積構造に対して適合される。

したがって、上記の目的およびそれから明確になる事項
は実効的に得られることが理解され、本発明の技術的範
囲を逸脱することなく並列時間スロット交換機マトリク
ス構造においである変更が可能であるため、上記の記載
および添付図面に示された事項は単なる説明に過ぎず本
発明を限定するものではない。

特許請求の範囲の各請求項は、ここに記載された本発明
の一般的および特有の特徴を全てカバーするものである
ことも理解されるべきである。

【図面の簡単な説明】

第１図は、３個のスイッチグループに関連したチャンネ
ルが関連したスイッチメモリおよび接続メモリによって
相互接続される方法を示す従来技術の並列時間スロット
交換機のブロック図である。 第１Ａ図はスイッチメモリアドレス構造を示す。 第１Ｂ図は接続メモリアドレス構造を示す。 第２図は本発明による並列時間スロット交換機の全体的
ブロック図であり、各グループバンクの接続メモリは対
応したグループバンクのスイッチメモリに分配され、ス
イッチメモリ、接続メモリおよび関連した制御回路の組
合せはスイッチブロックと呼ばれる。 第３図は、第２図に示された並列時間スロット交換機に
お・いて使用されるスイッチブロックの全体的ブロック
図である。 第４図は、スイッチグループ入力チャンネルデータおよ
びスイッチグループチャンネルアドレスの相互接続を示
す３×３マトリクス並列時間スロット交換機、並びにチ
ャンネルの各スイッチグループに関連されたデータ出力
の全体的ブロック図である。 第５図は、Ｎ個までのスイッチグループに対するマトリ
クス並列時間スロット交換機の全体的ブロック図であり
、Ｎ２個までのスイッチブロックがこのようなマトリク
ス構造において関連されることを示す。 第６Ａ図乃至第６Ｃ図は、第５図に示された並列時間ス
ロット交換機の一部の詳細な機能的ブロック図を形成す
るようにに組合せられる。 第６Ｄ図は、第６図を形成するために第６Ａ図乃至第６
Ｃ図がどのように組合せられるかを示す。 第７図は、第３図乃至第６図に示された並列時間スロッ
ト交換機バンクの動作に対応する全体的なタイミング図
である。 第８図は制御論理ブロックの詳細なブロック図である。 ２０・・・並列時間スロット交換機、２２・・・グルー
プバンク、２４・・・スイッチメモリ、２Ｂ・・・接続
メモリ、２８・・・スイッチグループ並列入力バス、３
０・・・並列出力バス、３２・・・プロセッサ、４４・
・・制御論理ブロック、５０１．・スイッチブロックの
Ｉ　Ｄ、　４６．５４．５６・・・ラッチ。 出願人代理人　弁理士　鈴江武彦

Claims (19)

【特許請求の範囲】
1. （１）全スイッチグループｉの各チャンネルｊ（ここで
   ｊはゼロからＰ−１までインクレメントする整数であり
   、ｉは１乃至Ｎの範囲のグループの整数の任意の整数で
   ある）に関するデータおよびアドレス情報は時間スロッ
   トｊ期間中に同期的かつ反復的に対応した並列スイッチ
   グループ入力バスｉに送信されるＮ×Ｐ個以下（Ｎおよ
   びＰは共に１以上の整数であり、Ｎ×Ｐは１より大きい
   整数である）のチャンネルの間のデータの変換のための
   並列時間スロット交換機において、 任意のスイッチグループ入力バスｉに前に配置された任
   意のチャンネルｊを表すデータは時間スロットｊ中並列
   スイッチグループ出力バスｋ（ここでには１乃至Ｎの整
   数である）に与えられることができ、 並列時間スロット交換機はＮ個のグループバンクで配列
   されたＮ２個以下のスイッチブロックを含み、各グルー
   プバンクｉはスイッチグループｉに対応し、Ｎ個以下の
   スイッチブロックは任意のスイッチブロックがスイッチ
   ブロック＿ｉ＿、＿ｍ（ｍは１乃至Ｎの整数である）と
   して識別できるように任意のスイッチブロックｉに対応
   し、各スイッチブロック＿ｉ＿、＿ｍは、 （ｉ）グループバンクｉ中の他の全スイッチブロックか
   らスイッチブロックを特有に識別する手段と、 （ｉｉ）スイッチグループｍからチャンネルデータ情報
   を蓄積するための少なくともＰ個のアドレス可能なメモ
   リ位置を含むアドレス可能なスイッチメモリと、 （ｉｉｉ）チャンネルｊに関するアドレス情報に基いて
   スイッチグループｍのチャンネルｊからのデータを対応
   したスイッチメモリのアドレス中に書込む並列スイッチ
   グループ入力バスｍに相互接続された手段と、 （ｉｖ）スイッチメモリアドレス情報を蓄積するための
   少なくともＰ個のアドレス可能なメモリ位置を含む同じ
   スイッチブロックのスイッチメモリのためのスイッチメ
   モリアドレス情報を蓄積するアドレス可能な接続メモリ
   と、 （ｖ）スイッチグループｉのチャンネルｊのアドレス情
   報に基いて接続メモリのアドレス可能な位置からデータ
   を読取る手段と、 （ｖｉ）接続メモリから読取られたスイッチメモリアド
   レス情報によって定められたスイッチメモリのアドレス
   位置に蓄積されたスイッチメモリデータを読取るための
   並列スイッチグループ出力バスｉに相互接続された手段
   と、 （ｖｉｉ）読取り接続メモリデータの一部が都合良くス
   イッチブロック識別手段と比較された場合、並列スイッ
   チグループ出力バスｉ上に読取りスイッチメモリデータ
   を位置する手段とを含む並列時間スロット交換機。
2. （２）スイッチグループｉの全チャンネル間の相互接続
   がスイッチグループｑの全チャンネルに関して望ましく
   ない場合（ｑは１乃至Ｎの整数グループ中の任意の整数
   であり、ｑはｉに等しくてもよい）、スイッチブロック
   ＿ｑ＿、＿ｉがスイッチグループｑから削除されること
   ができる請求項１記載の並列時間スロット交換機。
3. （３）接続メモリのアドレス可能な各メモリ位置は、ス
   イッチブロック識別データの蓄積用のスイッチブロック
   識別フィールドを含み、スイッチブロックを特有に識別
   する手段はハードワイヤアドレスを含み、比較手段はス
   イッチ識別フィールド中に蓄積されたスイッチブロック
   識別情報とハードワイヤアドレスを比較する手段を含み
   、一致が生じた場合、対応したスイッチブロックのスイ
   ッチメモリ出力をエネーブルにする請求項２記載の並列
   時間スロット交換機。
4. （４）Ｐは１，０２４に等しい請求項３記載の並列時間
   スロット交換機。
5. （５）スイッチグループｉのチャンネルｊの全てが対応
   した時間スロットｊ期間中存在している必要はない請求
   項３記載の並列時間スロット交換機。
6. （６）任意の接続メモリ中にスイッチメモリアドレス情
   報を書込むプロセッサおよびこのプロセッサを任意の特
   定の接続メモリに相互接続するためのスイッチブロック
   識別手段を有する相互作用する手段を含み、前記相互接
   続手段はプロセッサがデータを書込むことを要求した特
   定の接続メモリのアドレスとスイッチグループｉのチャ
   ンネルｊに関するアドレス情報を比較する手段を含み、
   一致が生じた場合、接続メモリのアドレスがスイッチブ
   ロック要素（ｖ）の前記手段によってアドレスされる付
   近の時間期間中にプロセッサは選択されたアドレスにお
   ける選択された接続メモリにデータを書込む請求項５記
   載の並列時間スロット交換機。
7. （７）任意の特定の接続メモリアドレス位置にプロセッ
   サを相互接続する手段は、グループバスｉのチャンネル
   ｊ用のデータが存在しないとき任意の時間スロットｊ期
   間中に生じる請求項６記載の並列時間スロット交換機。
8. （８）少なくとも１つのチャンネルｊが蓄積されるべき
   データを持たない全スイッチグループｉの各チャンネル
   ｊに関するアドレス情報はアドレスフラッグを含み、プ
   ロセッサ相互接続手段はこのアドレスフラッグがエネー
   ブルにされてチャンネルｊに対して存在するデータがな
   いことを示す場合にプロセッサがデータを書込むために
   所望の接続メモリアドレス位置に相互接続されるように
   する手段を含んでいる請求項７記載の並列時間スロット
   交換機。
9. （９）少なくとも１つのスイッチグループｒ（ｒは１乃
   至Ｎの整数のグループ中の任意の整数である）は入来し
   た直列チャンネルデータ情報を並列データに変換してア
   ドレス情報を識別する第１の直列バスインターフェイス
   と、スイッチメモリから読取られた並列出力情報を直列
   情報に変換する並列スイッチグループ出力バスに接続さ
   れた第２の直列バスインターフェイスとを含む請求項２
   記載の並列時間スロット交換機。
10. （１０）各スイッチブロックは適用限定集積回路から構
    成される請求項２記載の並列時間スロット交換機。
11. （１１）任意の接続メモリにスイッチメモリアドレス情
    報を書込みおよび読取るプロセッサを含み、さらに任意
    の特定の接続メモリに前記プロセッサを相互接続するた
    めにスイッチブロック識別手段と相互作用する手段を含
    み、前記相互接続手段はプロセッサがそれからのデータ
    の読取りまたは書込みを要求する特定の接続メモリのア
    ドレスとスイッチグループｉのチャンネルｊに関するア
    ドレス情報を比較する手段を含み、一致が生じた場合は
    接続メモリのアドレスがスイッチブロック要素（ｖ）の
    前記手段によってアドレスされる付近の時間期間中にプ
    ロセッサが選択されたアドレスにおける選択された接続
    メモリに対して読取りまたは書込みを行う請求項１記載
    の並列時間スロット交換機。
12. （１２）スイッチブロックを特有に識別する手段はハー
    ドワイヤアドレスを含み、比較手段はスイッチ識別フィ
    ールド中に蓄積されたスイッチブロック識別情報とハー
    ドワイヤアドレスを比較する手段を含み、一致が生じた
    場合、対応したスイッチブロックのスイッチメモリ出力
    をエネーブルにする請求項１記載の並列時間スロット交
    換機。
13. （１３）Ｐは１，０２４に等しい請求項１２記載の並列
    時間スロット交換機。
14. （１４）スイッチグループｉのチャンネルｊの全てが対
    応した時間スロットｊ期間中存在している必要はない請
    求項１３記載の並列時間スロット交換機。
15. （１５）任意の接続メモリ中にスイッチメモリアドレス
    情報を書込むプロセッサおよびこのプロセッサを任意の
    特定の接続メモリに接続するためのスイッチブロック識
    別手段と相互作用する手段を含み、前記相互接続手段は
    プロセッサがデータを書込むことを要求した特定の接続
    メモリのアドレスとスイッチグループｉのチャンネルｊ
    に関するアドレス情報と比較する手段を含み、一致が生
    じた場合、接続メモリのアドレスがスイッチブロック要
    素（ｖ）の前記手段によってアドレスされる付近の時間
    期間中にプロセッサが選択されたアドレスにおける選択
    された接続メモリにデータを書込む請求項１４記載の並
    列時間スロット交換機。
16. （１６）任意の特定の接続メモリアドレス位置にプロセ
    ッサを相互接続する手段は、グループバスｉのチャンネ
    ルｊ用のデータが存在しないとき任意の時間スロットｊ
    期間中に生じる請求項１５記載の並列時間スロット交換
    機。
17. （１７）少なくとも１つのチャンネルｊが蓄積されるべ
    きデータを持たない全スイッチグループｉの各チャンネ
    ルに関するアドレス情報はアドレスフラッグを含み、プ
    ロセッサ相互接続手段はこのアドレスフラッグがエネー
    ブルにされてチャンネルｊに対して存在するデータがな
    いことを示す場合にプロセッサがデータを書込むために
    所望の接続メモリアドレス位置に相互接続されるように
    する手段を含んでいる請求項１６記載の並列時間スロッ
    ト交換機。
18. （１８）チャンネルはスイッチグループに配置され、各
    スイッチグループは第２の複数のチャンネルを含み、ス
    イッチグループｂのチャンネルｊからスイッチグループ
    ａのチャンネルに（ａ、ｂ、ｊおよびｋはそれぞれ必ず
    しも特定ではない整数である）へのデータの交換は特有
    のスイッチブロック＿ａ＿、＿ｂとの組合せで実行され
    るタイプの複数のチャンネル間でデータを交換する並列
    時間スロット交換機の構成に使用するスイッチブロック
    において、（ｉ）スイッチブロックを識別する手段と、
    （ｉｉ）スイッチグループｂからのチャンネルデータ情
    報を蓄積するためのアドレス可能なメモリ位置を含むア
    ドレス可能なスイッチメモリと、（ｉｉｉ）スイッチグ
    ループｂのチャンネルｊからスイッチメモリのアドレス
    可能なメモリ位置にデータを書込む手段と、 （ｉｖ）スイッチメモリアドレス情報を蓄積するための
    アドレス可能なメモリ位置を含み、同じスイッチブロッ
    クのスイッチメモリのスイッチメモリアドレス情報を蓄
    積するアドレス可能な接続メモリと、 （ｖ）スイッチグループｂのチャンネルｊのアドレス情
    報に基いて接続メモリのアドレス可能な位置からデータ
    を読取る手段と、 （ｖｉ）接続メモリから読取られたスイッチメモリアド
    レス情報によって定められたスイッチメモリのアドレス
    可能なメモリ位置に蓄積されたスイッチメモリデータを
    読取る手段と、 （ｖｉｉ）読取られた接続メモリデータの一部が都合良
    くスイッチブロック識別手段と比較された場合、並列ス
    イッチグループ出力バスｉ上に読取られたスイッチメモ
    リデータを位置する手段とを含むスイッチブロック。
19. （１９）接続メモリのアドレス可能な各メモリ位置は、
    スイッチブロック識別データの蓄積用のスイッチブロッ
    ク識別フィールドを含み、スイッチブロックを特有に識
    別する手段はハードワイヤアドレスを含み、比較手段は
    スイッチ識別フィールド中に蓄積されたスイッチブロッ
    ク識別情報とハードワイヤアドレスを比較する手段を含
    み、一致が生じた場合、対応したスイッチブロックのス
    イッチメモリ出力をエネーブルにする請求項１８記載の
    スイッチブロック。