JPH02262364A - 三次元集積メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、各種情報、映像等を取扱う技術分野において
用いられるメモリ素子に関Ｌ１特に三次元アドレスメモ
リとして使用可能な高密度性を有する三次元集積メモリ
素子に関する。

［従来の技術］ 本発明に係わりのある従来技術としては、半導体メモリ
分野におけるＥ　Ｅ　Ｐ　（Ｅｌｅｃｔｒｉｃａｌｌｙ
　Ｅｒａｓａｂｌｅ　ＰｒｏｇｒａＩＩｍａｂｌｅ）Ｒ
ＯＭがある。

第８図はその代表的なメモリセルの構成を示す図である
。図中、１はｐ型基板、２はゲート酸化膜、３は薄い酸
化膜（トンネル酸化膜）である。

４は第１層多結晶Ｓｉであり電荷保持用導電体部（以下
フローティング・ゲートという）を構成している。５は
キャパシタ、６は第２層多結晶Ｓｉ７はフィールド酸化
膜である。

入出力制御はキャパシタ５を通じて電圧パルスを印加す
ることにより、フローティング・ゲート４の電位を変化
させることにより行う。電荷はＰ型基板１の上の３０〜
１００人の薄い酸化膜３を通じて、その上のフローティ
ングゲート４にためられる。

第９図および第１０図はそれぞれ薄い酸化膜３の非線形
特性および平面状アレイの具体例である。

この酸化膜３のように非常に薄く、電界を適度にかける
ことにより電流が非線形的に増加する絶縁薄膜をトンネ
ル酸化膜ないしトンネル絶縁膜と称し、このトンネル酸
化膜ないしトンネル絶縁膜を主構成要素とする素子をト
ンネルスイッチ素子と称する。

さて第８図に示したメモリセルを備えたメモリ素子は広
い分野に亙って用いられているが、一般のメモリと同様
に、でき得る限りの高密度化が要請がある。高密度化の
一つの手段として三次元化があるが、この三次元化を実
現するには以下に述べるような障害があった。すなわち
８１等の半導体を基板その他の主たる構成材料として用
いたメモリを三次元化するためには、絶縁膜上の多結晶
Ｓｔを再結晶化する方法がとられる。しかし、Ｓｉの融
解温度は１２００℃〜１６００℃であって極めて高温で
ある。したがって多結晶Ｓｔの再結晶化を行うに際して
は、実質的に高温または強い光や強い電子ビームによる
照射を伴った高度で難しい技術が必要である。また積層
数も実用に耐え得るものとなす為には三層程度が限度で
ある上、平面的な密度性も単一層のアレイに対し数オー
ダー劣る。したがって、三次元化しても密度がそれほど
上がらないのが実状である。

［発明が解決しようとする課Ｊｆｆｉコ上述したように
、８１等の半導体を基板その他の主たる構成材料として
用いたメモリを高密度化すべく三次元化しようとしても
、技術的にかなり困難である上、高密度化を効果的に図
り難いという問題があった。

ところで本発明者らは、ＳＩ等の半導体を主たる構成材
料として用いずに構成し得る電荷メモリを開発し、特願
昭６３−２１４１６３号等として先に出願済みである。

第１１図はその内容を概略的に示す図である。

図中１０はトンネル酸化膜を有するＭＩＭ接合素子（金
属、絶縁体、金属の接合）であって、１１がトンネル酸
化膜であり、１２がガラス等の絶縁膜をコートしてなる
基板であり、１３．１４がアルミニウムからなる金属部
材である。また１５は入出力端子、１６はコンデンサ、
１７は電圧計、１８は制御スイッチである。つまり第１
１図示のものは、ＭＩＭ接合素子１０とコンデンサ１６
とを組み合せて構成したメモリセルを示している。

第１２図は第１１図に示したメモリセルを二次元的に配
列してアレイ化した電荷メモリを等価的に示した模式図
である。なおここではトンネル酸化膜１１とコンデンサ
１６とをメモリ要素の基本単位（セル）　Ｍ　（Ｍｌｌ
、　Ｍ１２．・・・Ｍ２１．　Ｍ２２）として図示しで
ある。図中、ｘｌ、ｘ２およびｙｌ。

ｙ２は二次元選択用端子を示している。

かかる構成の電荷メモリによれば、従来のＳｔ等の半導
体を主たる構成材料として用いたメモリとは異質なもの
である為、前述したような問題はなく、高密度化が期待
されるが、現実には第１２図に示すような二次元的な構
成にとどまっているのが実状である。

そこで本発明の目的は、半導体材料以外の素材を用いて
構成した高密度な三次元集積メモリ素子を提供すること
にある。

［課題を解決するための手段〕 本発明は上記課題を解決し目的を達成する為に次のよう
な手段を講じた。非線形電流電圧特性を有するトンネル
スイッチ素子およびコンデンサからなるメモリ要素を基
本単位（セル）とし、これを縦、横および深さ方向に三
次元的に並べ、各基本単位であるメモリ要素に対しアド
レス指定および入出力のための配線を施した。

また、前記トンネルスイッチ素子として、絶縁薄膜を一
対の電極ではさんだ二端子構造の素子を用いることにし
た。

［作用］ 上記手段を講じた結果、次のような作用が生じる。すな
わち、上記手段においては基板として従来例のような半
導体基板を用いず、ガラス基板等の絶縁基板を用い、有
機、無機の絶縁膜およびトンネルスイッチ作用のある絶
縁超薄膜を主材料として積層することにより、三次元積
層メモリ素子を実現することが可能となる。したがって
十分な高密度性を実現できる。

なお近年における超薄膜の積層技術の発達はめざましく
、有機膜においてはＬＢ膜、有機分子。

エピタキシー技術により、単分子膜、単原子膜等の形成
が可能となっており、無機膜においてもＭＯＣＶＤ、光
ＣＶＤ、分子線エピタキシー等の技術により、単分子膜
、単原子膜の形成が可能となっている。したがって、こ
れらの成膜技術を用いれば本発明の三次元電荷メモリは
容易に実現可能になる。つまり、これらの成膜技術は、
通常の場合、高温や高エネルギーが必要でないため、従
来のＳｉ系の膜形成法に対して、三次元化が極めて容易
化する。

［実施例］ 第１図は本発明の一実施例を示す図で、基板２０上に複
数個（本実施例では３個）の二次元メモ、リアレイ２１
，２２．２３を垂直に立てた状態で順次水平方向（Ｙ方
向）に並べたものとなっている。各二次元メモリアレイ
２１，２２．２３は、それぞれ第１２図に示したもの、
すなわち非線形電流電圧特性を有するトンネルスイッチ
素子゛およびコンデンサからなるメモリ要素Ｍｌｌ〜Ｍ
２２を基本単位とし、これを二次元に配列したものであ
る。

したがって、上記のものに所定の配設を施せば、三次元
集積メモリが実現できる。なお、第１図中、２４−１．
２４−２は水平選択ライン、２５−１．２５−２．２５
−３は垂直選択ラインである。

第２図は二次元メモリアレイ２１，２２．２３を上下方
向に積層した例であるが、基本的には第１図のものと何
ら変りがない。したがって以下の説明では第１図のもの
を対象として説明を行なうものとする。

第３図は第１図におけるＹＺ面に平行な面で切断して示
した図である。また第４図は第１図におけるＸＹ面に平
行な面で切断して示した断面図である。さらに第５図は
電気系配線部分を抽出して示した斜視図である。

第３図〜第５図において、中央より左側にトンネルスイ
ッチ素子部１１が示されており、その少し右側にコンデ
ンサ部１６が示されている。上下のセル（メモリ要素Ｍ
ｌｆとＭ２１）の相互間は、層間絶縁膜Ｉで隔てられて
いる。２４−１．２４−２は、深さ方向の座標（Ｚ座標
）を指定する配線であり、２５−１．２５−２はメモリ
アレイの基板２０に平行にのびた方向（Ｘ方向）に対す
るセルの位置を指定する配線である。

次に素材と作成法について述べる。基板２０としては、
十分滑らかな絶縁基板を用いればよい。

絶縁基板として半導体基板を利用してもよいが、半導体
基板を用いる場合は、電極を設ける箇所に絶縁膜で絶縁
を施す必要がある。配線は蒸着、スパッタリング等によ
り行なう。まずエツチング。

メタルマスクによるパターニングを行なう。トンネルス
イッチ素子たとえば１１−２１の絶縁膜を形成するには
次のようにする。有機薄膜を用いるときは、ＬＢ法、キ
ャスト法１分子線エビタクシー法等の超有機膜を形成可
能な方法で形成する。これらの方法により、金属膜ａの
上にトンネル絶縁膜すが形成される。トンネル絶縁膜す
の上に電極Ｃの一端を設ける。この電極Ｃの他端上には
蒸着ＣＶＤスパッタ法でコンデンサ部１Ｂ−２１等の絶
縁膜ｄを形成し、その上にコンデンサ上部電極ｅを設け
た後、層間絶縁膜Ｉを蒸着ＣＶＤ法、スパッタ法または
スピンコード法等により設けて１層のセルを形成させる
。この工程を繰返すことにより多層のメモリセル構造と
なす。

本発明者らが選んだ実験状況においては、トンネル絶縁
膜すとして、ＬＢポリイミド膜を２０〜４０層（８０〜
１６０人）の厚みに形成した。コンデンサ部１６におけ
る絶縁膜ｄや層間絶縁膜工としては、ポリパラキシリレ
ン膜（それぞれ５００〜１５００人、　３０００〜１０
０００人）が適当である。金属配線膜としては、Ａｌ、
Ｃｒ等を５００〜２０００人の厚みで用いている。

トンネル絶縁膜すとして無機絶縁膜を用いる場合は、ス
ハッタ膜、ＣＶＤ、光ＣＶＤ、ＭＯＣＶＤ、ＭＢＥ法が
用いられ、Ｓｉ３Ｎ４．ＳｉＣ膜等がよい。

深さ方向につらぬいている電極すなわち垂直選択ライン
２５−１．２５−２．２５−３を形成するには、膜形成
後ドライエツチング等でホールを形成した後、金属をつ
ける。

コンデンサ一部１６の電荷保持性を強化する場合は、絶
縁膜として強誘電体（ＰＬＺＴ等）膜やトラップを含む
絶縁膜（Ｓｉ３Ｎ、＋と５ｉ０２との積層膜）を用いる
。

Ｘ座標指定用配線すなわち水平選択ライン２４−１゜２
４−２は、Ｘ軸や基板に平行な方向に重ねられて伸ばさ
れ、外部の配線と接続される。

第６図および第７図はアドレス選択用の配線。

入出力用の配線、スイッチの概略を示す図である。

第６図はメモリ全体を示す図である。３０Ａはアドレス
スイッチ部、３０Ｂは読出し部およびインターフェース
部である。３１はＺ用パルス印加線、３２はＸ用パルス
印加線、３５はメモリセル部、３８は書込み／読出しの
切換えパルス用端子、９は出力端子である。

第７図は第６図のアドレススイッチ部３０Ａを詳細に示
す図である。３３はＹ選択線（２１１本）、３４ａ、３
４ｂはＸ選択４９　（＋２ｍ＋２ｍ本）、である。まず
、横方向のアドレス（Ｙ）をＹ選択線３３により指定し
、次にＸ選択線３４ａ、３４ｂにより縦方向（Ｘ）、深
さ方向（Ｚ）のアドレスを指定してからＸ（縦）、Ｚ（
深さ）のアドレス指定用パルスをそれぞれパルス印加線
３１，３２を通して印加する。ここで点線の丸は、ライ
ン選択用スイッチを示す。スイッチの数と、その専有面
積（３０Ａの広さ）がセル部分３５の面積に比べて小さ
くなることを示す。Ｘ、Ｙ、Ｚ方向にそれぞれ２ｍ、２
．２ｍ個のセルを並べるとすると、読出しスイッチの個
数は、（ｍ＋ｎ＋１）ｘ２’個となる。ｍ−ａ　Ｏ−（
ｌ　ｍ　４とすると、セルの数（ビット数）は１６Ｘ１
６Ｘ１６〜４ｋ（ビット）、読出しスイッチの数は、（
４＋４＋１）Ｘ１６−１４４個である。第６図のメモリ
セル部３５を上からみた面積が１６Ｘ１６個のスイッチ
分だとすると、アドレススイッチ部３０Ａの面積はメモ
リセル部３５の半分程度に抑えられる。

本実施例によれば次のような作用効果がある。

基板２０側へ情報を呼出すことが容易であり、基板２０
側に演算素子等を設けて演算処理等を行なわせる場合等
において有利である。なお、各メモリアレイ２１，２２
．２３の各層内の動作は、第１２図のものと同じであり
、三次元的なアクセスの仕方は第１１図に示したものと
ほぼ同様であるため、ここでの説明は省略する。

ここで本実施例の高密度性を評価する。ＬＢ膜をトンネ
ル薄膜に用いた場合は、既に０．１μを下回るパターン
が可能なことが種々の学術論文により実証されている。

層間絶縁膜配線等は半導体ＬＳＩ等と同じ精度と考えら
れるので、平面方向には１セル２×２（μｍ）２〜ｌ０
ＸＩＯ（μｍ）２となり、平面的には１Ｍ〜１６Ｍセル
／ｃＩｎ２深さ方向に１０セル、積層するとＩＯＭビッ
ト／ｃｍ２〜１６０Ｍビット／印２が可能となる。

三次元的かつ直接的なアドレスは、本出願人の先願に示
したようなスタック型の転送素子が深さ方向において一
番上の素子と一番下の素子にしか直接アドレスし得なか
ったのに比べ、大きな改良効果を有している。

なお本発明は上記実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲で種々変形実施可能である
のは勿論である。

［発明の効果コ 本発明によれば、次のような効果を奏する。■メモリ要
素としてトンネルスイッチ素子およびコンデンサからな
る電荷メモリ要素を用いたので、８１等の半導体を主た
る構成材料として用いずに構成することができ、三次元
化することが容易で、十分な高密度性をもたせることが
可能となった。

■三次元的なアドレスが可能であって任意のセルを直接
アクセスして書込みまたは読出しを行なうことが可能で
ある。

【図面の簡単な説明】

第１図〜第７図は本発明の一実施例を示す図で、第１図
は構成を示す斜視図、第２図はメモリアレイの積層方向
を変えた第１図の変形例を示す図、第３図は第１図をＹ
Ｚ面に平行な面で切断した断面図、第４図は第１図をＸ
７面に平行な面で切断した断面図、第５図は第１図の電
気系配線部分を抽出して示した斜視図、第６図および第
７図はアドレス選択用および情報入出力用の配線および
スイッチの概略を示す図である。第８図〜第１０図は従
来技術を説明する為の図、第１１図および第１２図は本
発明の解決すべき課題を説明するための図である。 １１　（１１〜１１．１１−１２．１１〜２１．１ｌ−
２２）・・・トンネルスイッチ素子、１６　（１Ｂ−１
１，１６−１２，１８−２１，１６−２２）・・・コン
デンサ、２０・・・絶縁基板、２１〜２３・・・メモリ
アレイ、２４−１．２４−２・・・水平選択ライン、２
５−１．２５−２．２５−３・・・垂直選択ライン、Ｍ
ＩＬ　Ｍ１２．　Ｍ２１．　Ｍ２２・・・メモリ要素（
基本単位；セル）、３０Ａ・・・アドレススイッチ部、
３０Ｂ・・・読出し部およびインターフェース部。 出願人代理人　弁理士　坪井　淳 第 図 第４図 ３０Ａ ト 第 図 第 図 第 図 □電圧 ［Ｖ］ 第９図

Claims (2)

【特許請求の範囲】
1. （１）非線形電流電圧特性を有するトンネルスイッチ素
   子およびコンデンサからなるメモリ要素を基本単位（セ
   ル）とし、これを縦、横および深さ方向に三次元的に並
   べ、各基本単位であるメモリ要素に対しアドレス指定お
   よび入出力のための配線を施したことを特徴とする三次
   元集積メモリ素子。
2. （２）前記トンネルスイッチ素子として、絶縁薄膜を一
   対の電極ではさんだ二端子構造の素子を用いたことを特
   徴とする請求項１に記載の三次元集積メモリ素子。