JPH0226316B2 - - Google Patents
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- JPH0226316B2 JPH0226316B2 JP62082426A JP8242687A JPH0226316B2 JP H0226316 B2 JPH0226316 B2 JP H0226316B2 JP 62082426 A JP62082426 A JP 62082426A JP 8242687 A JP8242687 A JP 8242687A JP H0226316 B2 JPH0226316 B2 JP H0226316B2
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- digit line
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- 230000015654 memory Effects 0.000 claims description 66
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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- 230000035945 sensitivity Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は集積化メモリに関するもので、特に、
センス・アンプとデイジツト線の間にゲート・ト
ランジスタを有する大容量集積化メモリに関する
ものである。
センス・アンプとデイジツト線の間にゲート・ト
ランジスタを有する大容量集積化メモリに関する
ものである。
なお、以下の説明は便宜上すべてｎチヤンネル
MOSトランジスタで行なうが、ｐチヤンネル
MOSトランジスタでも、また、他のどのような
型式のトランジスタでも本質的に同様であり本発
明を適用し得ることは当然である。
MOSトランジスタで行なうが、ｐチヤンネル
MOSトランジスタでも、また、他のどのような
型式のトランジスタでも本質的に同様であり本発
明を適用し得ることは当然である。
従来の集積化メモリの一例を第１図に示す。第
１図のような従来の集積化メモリでは、Ｘデコー
ダ１０で選択されたアドレス線が高レベル状態に
なると、センス・アンプの２入力に接続された左
右の１対のデイジツト線に並んでいるメモリセル
のうちの１つのセル情報がデイジツト線１又は２
に読み出され、他方のデイジツト線には基準電位
発生回路によつて高低２値のレベルの中間の電位
が発生する。すなわち、例えばアドレス線３が選
択されると、メモリセル５の情報がデイジツト線
１に読み出され、デイジツト線２には基準電位発
生回路８によつて基準電位が発生する。
１図のような従来の集積化メモリでは、Ｘデコー
ダ１０で選択されたアドレス線が高レベル状態に
なると、センス・アンプの２入力に接続された左
右の１対のデイジツト線に並んでいるメモリセル
のうちの１つのセル情報がデイジツト線１又は２
に読み出され、他方のデイジツト線には基準電位
発生回路によつて高低２値のレベルの中間の電位
が発生する。すなわち、例えばアドレス線３が選
択されると、メモリセル５の情報がデイジツト線
１に読み出され、デイジツト線２には基準電位発
生回路８によつて基準電位が発生する。
逆に、アドレス線４が選択されると、メモリセ
ル６の情報がデイジツト線２に読み出され、デイ
ジツト線１には基準電位発生回路７によつて基準
電位が発生する。この結果、デイジツト線１およ
び２には、メモリセル容量CSとデイジツト線容量
CBの容量分割で決まる微少な電位差が生じ、セ
ンス・アンプ９を活性化することによつて微少電
位差を増幅する。その後、Ｙデコーダ１１によつ
て選択された入出力トランジスタＴ１を導通させ
て一つのデイジツト線の情報を出力し、メモリセ
ル情報の読み出しが終了する。書き込みは、入出
力トランジスタＴ１を通してデイジツト線及びメ
モリセルに情報が書き込まれる。
ル６の情報がデイジツト線２に読み出され、デイ
ジツト線１には基準電位発生回路７によつて基準
電位が発生する。この結果、デイジツト線１およ
び２には、メモリセル容量CSとデイジツト線容量
CBの容量分割で決まる微少な電位差が生じ、セ
ンス・アンプ９を活性化することによつて微少電
位差を増幅する。その後、Ｙデコーダ１１によつ
て選択された入出力トランジスタＴ１を導通させ
て一つのデイジツト線の情報を出力し、メモリセ
ル情報の読み出しが終了する。書き込みは、入出
力トランジスタＴ１を通してデイジツト線及びメ
モリセルに情報が書き込まれる。
第１図に示したような従来の１トランジスタ型
の集積化メモリでは、１つのデイジツト線に多数
のメモリが結合されていた。しかしこのような構
成では、メモリが大容量化するにつれてデイジツ
ト線に結合するメモリセルの個数が増え、デイジ
ツト線の寄生容量CBが大きくなるとメモリセル
のストレージ容量CSとの分割比CB CSも大きくなるの
でセルの読み出し時にデイジツト線対に現われる
信号電位差は非常に小さくなつてしまい、高感度
のセンス・アンプを使用しないと誤動作しやすく
なる欠点があつた。
の集積化メモリでは、１つのデイジツト線に多数
のメモリが結合されていた。しかしこのような構
成では、メモリが大容量化するにつれてデイジツ
ト線に結合するメモリセルの個数が増え、デイジ
ツト線の寄生容量CBが大きくなるとメモリセル
のストレージ容量CSとの分割比CB CSも大きくなるの
でセルの読み出し時にデイジツト線対に現われる
信号電位差は非常に小さくなつてしまい、高感度
のセンス・アンプを使用しないと誤動作しやすく
なる欠点があつた。
本発明の目的は、高感度のセンス・アンプを使
用しなくても大容量化が可能となる集積化メモリ
を提供することであり、更に他の目的は、極めて
誤動作しにくい集積化メモリを提供することであ
る。
用しなくても大容量化が可能となる集積化メモリ
を提供することであり、更に他の目的は、極めて
誤動作しにくい集積化メモリを提供することであ
る。
本発明による集積化メモリは、アドレス線とデ
イジツト線の交点に配置されたメモリセルを有
し、各センス・アンプに対して複数対のデイジツ
ト線対が設けられ選択された１対のデイジツト線
がセンス・アンプの２入力に接続され、各メモリ
セルの上を２本のデイジツト線が通つていること
を特徴とする。
イジツト線の交点に配置されたメモリセルを有
し、各センス・アンプに対して複数対のデイジツ
ト線対が設けられ選択された１対のデイジツト線
がセンス・アンプの２入力に接続され、各メモリ
セルの上を２本のデイジツト線が通つていること
を特徴とする。
本発明の集積化メモリによれば、選択された１
対のデイジツト線のみをそのセンス・アンプに接
続することにより、センス・アンプに接続される
実効的なデイジツト線の寄生容量のCBを減らし、
CB CSを小さくすることによつてメモリセルからデイ
ジツト線に伝えられる信号電圧を大きくし、セン
ス・アンプの誤動作を少なくすることができる。
対のデイジツト線のみをそのセンス・アンプに接
続することにより、センス・アンプに接続される
実効的なデイジツト線の寄生容量のCBを減らし、
CB CSを小さくすることによつてメモリセルからデイ
ジツト線に伝えられる信号電圧を大きくし、セン
ス・アンプの誤動作を少なくすることができる。
本発明は各メモリセルの上を２本のデイジツト
線が通つているため、デイジツト線のピツチを小
さくすることができ、高密度化に適している。
又、本発明の集積化メモリを用い、かつ従来と等
しい感度のセンス・アンプを使用するときには、
メモリセルの面積を小さくすることができる利点
があり、メモリの大容量化に好都合である。
線が通つているため、デイジツト線のピツチを小
さくすることができ、高密度化に適している。
又、本発明の集積化メモリを用い、かつ従来と等
しい感度のセンス・アンプを使用するときには、
メモリセルの面積を小さくすることができる利点
があり、メモリの大容量化に好都合である。
しかも本発明の集積化メモリにおいては、各ア
ドレス線と各組のデイジツト線との複数の交点の
うち、ただ１つの交点のみにメモリセルを配置す
ることによつて、アドレス線選択時にメモリセル
の情報が破壊されるのを防ぐことができる。
ドレス線と各組のデイジツト線との複数の交点の
うち、ただ１つの交点のみにメモリセルを配置す
ることによつて、アドレス線選択時にメモリセル
の情報が破壊されるのを防ぐことができる。
以下、本発明をよりよく理解するために実施例
を用いて詳述する。
を用いて詳述する。
第２図に本発明の一実施例を示す。このような
メモリセルマトリツクス、センス・アンプ、Ｘデ
コーダ３８、Ｙデコーダ３９を備えた集積化メモ
リにおいて、その中の１組のデイジツト線対の部
分を示し、その組のセンス・アンプ３７はその２
入力にゲート・トランジスタＴ２１，Ｔ２２，Ｔ
２３，Ｔ２４，……、を介して１対のデイジツト
線２３，２４、および他の対のデイジツト線２
５，２６，……、と結合している。例えばデイジ
ツト線２３及び２５は、ゲートがクロツク信号線
φ１に接続しているトランジスタＴ２１及びゲー
トロツク信号線φ２に接続しているトランジスタ
Ｔ２３を介して、それぞれセンス・アンプの一方
の入力節点Ｎ２１に接続される。同様にしてデイ
ジツト線２４及び２６はゲートがクロツク信号線
φ１及びφ２にそれぞれ接続しているトランジス
タＴ２２及びＴ２４を介してそれぞれ他の入力節
点Ｎ２２に接続される。又、節点Ｎ２１及びＮ２
２には、基準電位発生回路３５及び３６がそれぞ
れ接続している。それぞれのデイジツト線には同
数のメモリセルが接続される。メモリセルの情報
はトランジスタＴ２５及びＴ２６によつて外部に
伝えられる。
メモリセルマトリツクス、センス・アンプ、Ｘデ
コーダ３８、Ｙデコーダ３９を備えた集積化メモ
リにおいて、その中の１組のデイジツト線対の部
分を示し、その組のセンス・アンプ３７はその２
入力にゲート・トランジスタＴ２１，Ｔ２２，Ｔ
２３，Ｔ２４，……、を介して１対のデイジツト
線２３，２４、および他の対のデイジツト線２
５，２６，……、と結合している。例えばデイジ
ツト線２３及び２５は、ゲートがクロツク信号線
φ１に接続しているトランジスタＴ２１及びゲー
トロツク信号線φ２に接続しているトランジスタ
Ｔ２３を介して、それぞれセンス・アンプの一方
の入力節点Ｎ２１に接続される。同様にしてデイ
ジツト線２４及び２６はゲートがクロツク信号線
φ１及びφ２にそれぞれ接続しているトランジス
タＴ２２及びＴ２４を介してそれぞれ他の入力節
点Ｎ２２に接続される。又、節点Ｎ２１及びＮ２
２には、基準電位発生回路３５及び３６がそれぞ
れ接続している。それぞれのデイジツト線には同
数のメモリセルが接続される。メモリセルの情報
はトランジスタＴ２５及びＴ２６によつて外部に
伝えられる。
なお、第２図では基準電位発生回路３５及び３
６並びにデータ入出力トランジスタＴ２５及びＴ
２６は節点Ｎ２１及びＮ２２に接続しているが、
これは何等本発明を拘束するものではなく、デイ
ジツト線２３と２５及び２４と２６に接続しても
よい。
６並びにデータ入出力トランジスタＴ２５及びＴ
２６は節点Ｎ２１及びＮ２２に接続しているが、
これは何等本発明を拘束するものではなく、デイ
ジツト線２３と２５及び２４と２６に接続しても
よい。
その場合、基準電位発生回路３５及び３６並び
にトランジスタＴ２５及びＴ２６は、１対のデイ
ジツト線に１つずつ必要になり、第２図の場合に
比べて２倍の個数になる。
にトランジスタＴ２５及びＴ２６は、１対のデイ
ジツト線に１つずつ必要になり、第２図の場合に
比べて２倍の個数になる。
次に、第２図の回路動作を第３図に示す波形を
使つて説明すると次のようである。例えば、Ｘデ
コーダ３８によつて選択されたアドレス線２７が
時刻ｔ１に高いレベルになるとクロツクφ２は高
レベルから低レベルに落ちるが、クロツクφ１は
高レベルのままである。従つて、デイジツト線２
３，２４の対がセンス・アンプに接続され、メモ
リセル３１の情報がデイジツト線２３に伝えら
れ、更にトランジスタＴ２１を介して節点Ｎ２１
に伝わる。他方、節点Ｎ２２には基準電位発生回
路３６によつて高低２値レベルの中間の電位が発
生する。節点Ｎ２１とＮ２２の電位差が最大にな
つた時効ｔ２でセンス・アンプ３７を活性化する
と、節点Ｎ２１とＮ２２の電位差が増幅される。
節点Ｎ２１とＮ２２の電位差が最大に増幅された
後、時刻ｔ３にＹデコーダ３９によつて選択され
たデイジツト線と選択線４０が高レベルになり、
トランジスタＴ２５及びＴ２６を通してメモリセ
ル情報が相補信号として外部に伝わると同時に、
メモリセル３１に元のメモリセル情報が再書き込
みされる。アドレス線２９が選択されて高レベル
になつた場合には、クロツク信号φ１が高レベル
から低レベルに落ち、クロツク信号φ２が高レベ
ルのままに保たれ、デイジツト線対２５，２６が
センス・アンプに接続される。従つて、メモリセ
ル３３の情報はデイジツト線２５及び節点Ｎ２１
に伝わる。他方、節点Ｎ２２には基準電位発生回
路３６から中間の電位が発生し、節点Ｎ２１とＮ
２２の間に微少な電位差ができ、これを増幅して
外部に伝えると同時にメモリセルに情報が再書き
込みされる。アドレス線２８あるいは３０が選択
された場合には基準電位発生回路３５が働らき、
節点Ｎ２１とＮ２２に微少な電位差が発生した後
は、前記と同様の動作をする。
使つて説明すると次のようである。例えば、Ｘデ
コーダ３８によつて選択されたアドレス線２７が
時刻ｔ１に高いレベルになるとクロツクφ２は高
レベルから低レベルに落ちるが、クロツクφ１は
高レベルのままである。従つて、デイジツト線２
３，２４の対がセンス・アンプに接続され、メモ
リセル３１の情報がデイジツト線２３に伝えら
れ、更にトランジスタＴ２１を介して節点Ｎ２１
に伝わる。他方、節点Ｎ２２には基準電位発生回
路３６によつて高低２値レベルの中間の電位が発
生する。節点Ｎ２１とＮ２２の電位差が最大にな
つた時効ｔ２でセンス・アンプ３７を活性化する
と、節点Ｎ２１とＮ２２の電位差が増幅される。
節点Ｎ２１とＮ２２の電位差が最大に増幅された
後、時刻ｔ３にＹデコーダ３９によつて選択され
たデイジツト線と選択線４０が高レベルになり、
トランジスタＴ２５及びＴ２６を通してメモリセ
ル情報が相補信号として外部に伝わると同時に、
メモリセル３１に元のメモリセル情報が再書き込
みされる。アドレス線２９が選択されて高レベル
になつた場合には、クロツク信号φ１が高レベル
から低レベルに落ち、クロツク信号φ２が高レベ
ルのままに保たれ、デイジツト線対２５，２６が
センス・アンプに接続される。従つて、メモリセ
ル３３の情報はデイジツト線２５及び節点Ｎ２１
に伝わる。他方、節点Ｎ２２には基準電位発生回
路３６から中間の電位が発生し、節点Ｎ２１とＮ
２２の間に微少な電位差ができ、これを増幅して
外部に伝えると同時にメモリセルに情報が再書き
込みされる。アドレス線２８あるいは３０が選択
された場合には基準電位発生回路３５が働らき、
節点Ｎ２１とＮ２２に微少な電位差が発生した後
は、前記と同様の動作をする。
第２図から明らかなように、アドレス２９は１
つの組のデイジツト線２３，２５の両方と交叉す
るので２つの交点を有するが、その交点の一つだ
けにメモリセル３３を配置している。アドレス線
２７もデイジツト線２３，２５と交叉するがその
交点の一方にだけメモリセル３１が配置されてい
る。同様にアドレス線２８はそのデイジツト線２
４，２５との交点の内一方にのみメモリセル３２
が配置され、アドレス線３０もそれが交叉するデ
イジツト線２４，２６の２つの交点の内の一方に
のみメモリセル３４が配置されている。このよう
にアドレス線と各組のデイジツト線の交点のうち
ただ１つの交点にメモリセルが配置されているこ
とによつてメモリセルの情報の破壊が防止され
る。
つの組のデイジツト線２３，２５の両方と交叉す
るので２つの交点を有するが、その交点の一つだ
けにメモリセル３３を配置している。アドレス線
２７もデイジツト線２３，２５と交叉するがその
交点の一方にだけメモリセル３１が配置されてい
る。同様にアドレス線２８はそのデイジツト線２
４，２５との交点の内一方にのみメモリセル３２
が配置され、アドレス線３０もそれが交叉するデ
イジツト線２４，２６の２つの交点の内の一方に
のみメモリセル３４が配置されている。このよう
にアドレス線と各組のデイジツト線の交点のうち
ただ１つの交点にメモリセルが配置されているこ
とによつてメモリセルの情報の破壊が防止され
る。
デイジツト線がアルミニウム配線の場合には、
特に本発明は有効になる。デイジツト線をアルミ
ニウム配線とし、ワード線を多結晶シリコン配線
とした本発明の一実施例についてそのマスクパタ
ーン（メモリセル部分のみ）の一例を第４図に示
す。図において４１は多結晶シリコン配線を、４
２はアルミニウム配線を、４３は拡散層を、４４
はコンタクト領域を、４５はストレージ容量領域
を、４６はアドレス線領域を、４７はデイジツト
線領域を、４８はMOSトランジスタ領域を、そ
れぞれ示している。図からわかる様に、メモリセ
ルの中にアルミニウム配線、すなわちデイジツト
線が２本通るならば、デイジツト線を分割しても
メモリセル部のピツチは大きくならず、従来方式
とメモリマトリツクス部の面積は変わらない。こ
の場合、デイジツト線の寄生容量は、アルミニウ
ム配線よりも拡散層の接合容量とトランジスタの
オーバーラツプ容量の方が支配的になるので、第
４図のようにデイジツト線を２分割した場合には
分割しない場合に比べて、デイジツト線の寄生容
量がほぼ1/2になる。従つてメモリセル容量CSが
従来と等した場合を想定すれば、CB／CSは1/2に減 り、第２図の節点Ｎ２１とＮ２２の間の電位差は
約２倍に大きくなるので、センス・アンプの誤動
作が少なくなる。
特に本発明は有効になる。デイジツト線をアルミ
ニウム配線とし、ワード線を多結晶シリコン配線
とした本発明の一実施例についてそのマスクパタ
ーン（メモリセル部分のみ）の一例を第４図に示
す。図において４１は多結晶シリコン配線を、４
２はアルミニウム配線を、４３は拡散層を、４４
はコンタクト領域を、４５はストレージ容量領域
を、４６はアドレス線領域を、４７はデイジツト
線領域を、４８はMOSトランジスタ領域を、そ
れぞれ示している。図からわかる様に、メモリセ
ルの中にアルミニウム配線、すなわちデイジツト
線が２本通るならば、デイジツト線を分割しても
メモリセル部のピツチは大きくならず、従来方式
とメモリマトリツクス部の面積は変わらない。こ
の場合、デイジツト線の寄生容量は、アルミニウ
ム配線よりも拡散層の接合容量とトランジスタの
オーバーラツプ容量の方が支配的になるので、第
４図のようにデイジツト線を２分割した場合には
分割しない場合に比べて、デイジツト線の寄生容
量がほぼ1/2になる。従つてメモリセル容量CSが
従来と等した場合を想定すれば、CB／CSは1/2に減 り、第２図の節点Ｎ２１とＮ２２の間の電位差は
約２倍に大きくなるので、センス・アンプの誤動
作が少なくなる。
又、CB／CSを従来と等しい大きさにした場合に
は、メモリセルを約半分にすることができ、チツ
プサイズの小面積化あるいはメモリの大容量化に
好都合である。
プサイズの小面積化あるいはメモリの大容量化に
好都合である。
以上は多数のデイジツト線対を区分けして２対
のデイジツト線対を１組とする場合のみを仮定し
て説明したが、本発明を実施して更に大容量のメ
モリを構成する場合には、センス・アンプの数は
増やさずより多数のデイジツト線対を３対以上を
１組とする複数組に区分けして実効的なデイジツ
ト線の寄生容量を小さくすることによつて、メモ
リセルからデイジツト線に伝わる信号を大きくす
ることができる利点を得るとともに、CB／CSを一定 に保つならば、メモリセルを更に小さくすること
もできる利点をも得る。
のデイジツト線対を１組とする場合のみを仮定し
て説明したが、本発明を実施して更に大容量のメ
モリを構成する場合には、センス・アンプの数は
増やさずより多数のデイジツト線対を３対以上を
１組とする複数組に区分けして実効的なデイジツ
ト線の寄生容量を小さくすることによつて、メモ
リセルからデイジツト線に伝わる信号を大きくす
ることができる利点を得るとともに、CB／CSを一定 に保つならば、メモリセルを更に小さくすること
もできる利点をも得る。
第１図は従来の集積化メモリを説明するための
回路図であり、１，２はデイジツト線を、３，４
はアドレス線を、５，６はメモリセルを、７，８
は基準電位発生回路を、９はセンス・アンプを、
１０はＸデコーダを、１１はＹデコーダをそれぞ
れ示す。第２図は本発明の典型的な一実施例を説
明するための回路図であり、第３図はその動作を
説明するために用意した信号の波形図である。両
図中、Ｎ２１，Ｎ２２は左右の節点を、Ｔ２１，
Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５，Ｔ２６はトラ
ンジスタを、２３，２４，２５，２６はデイジツ
ト線を、２７，２８，２９，３０はアドレス線
を、３１，３２，３３，３４はメモリセルを、３
５，３６は基準電位発生回路を、３７はセンス・
アンプを、３８はＸデコーダ、３９はＹデコーダ
を、４０はアドレス線を、φ１，φ２はクロツク
信号をそれぞれ示す。 第４図は第２図の回路を集積化して実現したと
きのマスクパターン（メモリセル部分のみ）の一
例を示したものであり、４１は多結晶シリコン配
線を、４２はアルミニウム配線を、４３は拡散層
を、４４はコンタクト領域を、４５はストレージ
容量領域を、４６はアドレス線領域を、４７はデ
イジツト線領域を、４８はMOSトランジスタ領
域を、それぞれ示している。
回路図であり、１，２はデイジツト線を、３，４
はアドレス線を、５，６はメモリセルを、７，８
は基準電位発生回路を、９はセンス・アンプを、
１０はＸデコーダを、１１はＹデコーダをそれぞ
れ示す。第２図は本発明の典型的な一実施例を説
明するための回路図であり、第３図はその動作を
説明するために用意した信号の波形図である。両
図中、Ｎ２１，Ｎ２２は左右の節点を、Ｔ２１，
Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５，Ｔ２６はトラ
ンジスタを、２３，２４，２５，２６はデイジツ
ト線を、２７，２８，２９，３０はアドレス線
を、３１，３２，３３，３４はメモリセルを、３
５，３６は基準電位発生回路を、３７はセンス・
アンプを、３８はＸデコーダ、３９はＹデコーダ
を、４０はアドレス線を、φ１，φ２はクロツク
信号をそれぞれ示す。 第４図は第２図の回路を集積化して実現したと
きのマスクパターン（メモリセル部分のみ）の一
例を示したものであり、４１は多結晶シリコン配
線を、４２はアルミニウム配線を、４３は拡散層
を、４４はコンタクト領域を、４５はストレージ
容量領域を、４６はアドレス線領域を、４７はデ
イジツト線領域を、４８はMOSトランジスタ領
域を、それぞれ示している。
Claims (1)
- １ 複数のセンスアンプの各々に対して複数対の
デイジツト線が設けられ、該複数対のデイジツト
線のうち選択された一対のデイジツト線が各セン
スアンプの２入力に接続されるメモリにおいて、
各センスアンプに対して設けられた複数対のデイ
ジツト線と各アドレス線の交点のうちただ一つの
交点のみにメモリセルを配置し、各メモリセルの
上を２本のデイジツト線が通るように配置したこ
とを特徴とする集積化メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082426A JPS63164094A (ja) | 1987-04-03 | 1987-04-03 | 集積化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082426A JPS63164094A (ja) | 1987-04-03 | 1987-04-03 | 集積化メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53006938A Division JPS6044750B2 (ja) | 1978-01-24 | 1978-01-24 | 集積化メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164094A JPS63164094A (ja) | 1988-07-07 |
| JPH0226316B2 true JPH0226316B2 (ja) | 1990-06-08 |
Family
ID=13774258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082426A Granted JPS63164094A (ja) | 1987-04-03 | 1987-04-03 | 集積化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164094A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5597528B2 (ja) | 2010-12-24 | 2014-10-01 | 川崎重工業株式会社 | 荷掛け装置 |
-
1987
- 1987-04-03 JP JP62082426A patent/JPS63164094A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164094A (ja) | 1988-07-07 |
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