JPH02264381A - 電子回路、差動増幅回路、及びアナログ乗算回路 - Google Patents

電子回路、差動増幅回路、及びアナログ乗算回路

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JPH02264381A
JPH02264381A JP1084705A JP8470589A JPH02264381A JP H02264381 A JPH02264381 A JP H02264381A JP 1084705 A JP1084705 A JP 1084705A JP 8470589 A JP8470589 A JP 8470589A JP H02264381 A JPH02264381 A JP H02264381A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、フローティングゲートの蓄積電荷量を可塑
的に制御することのできる電子回路と、この電子回路を
用いることにより閾値の可塑的な制御ができる差動増幅
回路と、この差動増幅回路を用いることにより乗算係数
を可塑的に制御できるアナログ乗算回路に関する。
（従来の技術） 例えばＡ＊Ｂを行うアナログ乗算回路において、乗算係
数Ａを可塑的に変更しまた保持する機能を設けるならば
、生体系神経回路のシナプス接続を電子回路的に実現す
ることができる。
一般に神経細胞には方向性があり、神経繊維の片側の細
胞の出力を反対側の細胞の入力に伝えるが、各細胞では
第６図に示すように幾つかの細胞からの入力ｉ１．ｉ２
．・・・に重みＷｌ、Ｗ２．・・・による重み付けをし
て加算し、その結果に基づいて出力ｏｕｔを決定するよ
うにしている。そして、重み付は加算結果が大きいと出
力は大きくなり、逆に小さいと出力も小さくなるが、そ
の結果には上下に飽和特性が現れる。
これを式に表すと、ｆを単調増加、奇関数、飽和特性を
持つ関数とすると、ある神経細胞の出力ｏｕｔは、 ｏｕｔｍｆ　　［Σ　（重み）×（入力）］で与えられ
る。すなわち、神経細胞の電子回路的な実現においては
、（重み）と（入力）との２つのアナログ入力の乗算回
路を必要とする。
従来、この様な神経細胞の電子回路的な実現のために利
用されるアナログ乗算回路としては、第７図に示すよう
なギルバートマルチプライヤがよく知られている。
この従来のアナログ乗算回路は、一対の第一と第二のト
ランジスタＱ１．Ｑ２それぞれのドレイン端を共に第一
の端子Ｎ１に接続して第一の差動対を構成し、この第一
の端子Ｎ１に電流源Ｓを接続している。
また、一対の第三及び第四のトランジスタＱ３゛。
Ｑ４それぞれのドレイン端を共に第二の端子Ｎ２に接続
して第二の差動対を構成し、さらに一対の第五及び第六
のトランジスタＱ５．Ｑ６それぞれのドレイン端を第三
の端子Ｎ３に接続して第三の差動対を構成し、第二の端
子Ｎ２を第一のトランジスタＱ１のソース端に接続し、
第三の端子Ｎ３を第二のトランジスタＱ２のソース端に
接続し、第三及び第五のトランジスタＱ３．Ｑ５それぞ
れのソース端を共に第四の端子Ｎ４に接続し、この第四
の端子Ｎ４に抵抗Ｒ１を介して電源Ｅを接続し、第四及
び第六のトランジスタＱ４．Ｑ６それぞれのソース端を
共に第五の端子Ｎ５に接続し、この第五の端子Ｎ５に抵
抗Ｒ２を介して電源Ｅを接続している。
そして、第一のトランジスタＱ１の通常ゲート端に第一
の正入力端ＩＮＩＩを接続し、第二のトランジスタＱ２
の通常ゲート端に第一の負入力端ｌＮｌ２を接続し、第
三及び第六のトランジスタＱ３．Ｑ６それぞれの通常ゲ
ート端を共に第二の正入力端ｌＮ２１に接続し、第四及
び第五のトランジスタＱ４．Ｑ５それぞれの通常ゲート
端を第二の負入力端ｌＮ２２に接続し、さらに第四の端
子Ｎ４を正出力端ＯＴ１に接続し、第五の端子Ｎ５を負
出力端ＯＴ２に接続している。
この様な構成を備える従来のアナログ乗算回路では、第
一の正入力端ＩＮＩＩと第一の負入力端ｌＮｌ２とに与
えられる相補信号である第一の入力と、第二の正入力端
ｌＮ２１と第二の負入力端ｌＮ２２に与えられる相補信
号である第二の入力との乗算結果が正出力端ＯＴ１と負
出力端ＯＴ２とに相補出力として現れるようになってい
る。
しかしながら、このような従来のアナログ乗算回路では
、次のような問題点があった。
上記の（重み）Ｘ（入力）の乗算を行うことはできるが
、一般に神経細胞における重みは可塑的な量であり、学
習時には変化し、記憶時には長期間保持されるものであ
る。しかしながら、例えば前記のギルバートマルチプラ
イヤでは第一の入力端ＩＮＩＩ、ｌＮｌ２に対する第一
の入力を取り去ると、この入力を次の学習時まで保持し
ておきたいと考えても、出力端ＯＴＩ、ＯＴ２にその影
響が現れ、乗算結果が直ちに変化してしまい、神経細胞
の電子回路的実現において必要とされる「学習時には変
化し、記憶時には長期間保持される」という機能を実現
することが困難であった。
一方、状態を可塑的に変化させる回路としてフローティ
ングゲートを有するトランジスタを用いた記憶回路が従
来から知られている。
第８図はこの様なフローティングゲートを有するトラン
ジスタの構造断面図であり、Ｐ型基板Ｐにソース端Ｓ１
ドレイン端Ｄ１制御ゲート端Ｇを設けると共に、基板Ｐ
に極めて近接したフローティングゲートＦＧを設けてい
る。
このトランジスタの場合、情報の記憶は次のようにして
行われる。
ソース端Ｓを接地電位とし、制御ゲート端Ｇに高電圧を
印加した場合、ソース端ＳからフローティングゲートＦ
Ｇに電子が移動する。これは、Ｆｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍ電流と呼ばれているトンネル電流である。した
がって、この場合、フローティングゲートＦＧは負に帯
電し、制御ゲート端Ｇ１ソース端Ｓ１　ドレイン端りで
構成されるＭＯＳトランジスタの閾値が下がったことと
等価な現象が起き、一般にソース端Ｓ１制御ゲート端Ｇ
を通常の電圧条件に戻した場合、この閾値は長期間保持
される。
また、ソース端Ｓに高電圧を印加し、制御ゲート端Ｇを
接地すると、上述とは逆向きのＦ　ｏ　ｗ　１ｅ　ｒ−
Ｎｏ　ｒｄｈｅ　ｉｍ電流が流れ、フローティングゲー
トＦＧから電子を引き抜くことができる。
したがって、制御ゲート端Ｇ１ソース端ｓ１ドレイン端
りで構成されるＭＯＳ）ランジスタの閾値が上がること
になる。
しかしながら、この様なフローティングゲートを有する
トランジスタの用途としては、電気的な書き換え可能な
ＥＥＰＲＯＭと呼ばれるメモリ集積回路や、第９図に示
すように二対のフローティングゲートを持つトランジス
タＴｒｉ、Ｔｒ２のうち、一方のトランジスタＴｒｉに
よりフローティングゲートの蓄積電荷量を制御して、他
方のトランジスタＴｒ２の閾値を同時に変化させ、ＭＯ
Ｓトランジスタの閾値の製造時に生ずる品質のばらつき
を補正するような用途が知られているだけである。
（発明が解決しようとする課題） 上述のように、従来のアナログ乗算回路では、神経細胞
の電子回路的な構成に用いるものとして可塑的に重みを
変化させ、また保持させる機能を容易に持たせることの
できる電子回路は知られて゛おらず、またフローティン
グゲートを有するトランジスタをこの様なアナログ乗算
回路に用いることも知られていなかった。
この発明は、このような従来の問題点に鑑み成されたも
ので、フローティングゲートを有するトランジスタの特
徴を利用してフローティングゲートの蓄積電荷量を制御
することのできる電子回路、この電子回路の応用に本り
閾値の制御のできる差動増幅回路、及びこの差動増幅回
路の応用により（重み）×（入力）の乗算における重み
の書き換えが可能であり、しかもいったん書き換えた重
みを長期間保持することのできるアナログ乗算回路を提
供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明の請求項１の電子回路は、フローティングゲー
トを有する第一のトランジスタの通常ゲート端と、フロ
ーティングゲートを有する第二のトランジスタのソース
端及びドレイン端とを共に第一の制御入力端に接続し、
前記第一のトランジスタのソース端及びドレイン端と、
前記第二のトランジスタの通常ゲート端とを第二の制御
入力。
端に接続し、前記第一及び第二の制御入力端に与えられ
る入力の大小により前記第一及び第二のトランジスタの
それぞれのフローティングゲートの蓄積電荷量を制御す
るようにしたものである。
この発明の請求項２の差動増幅回路は、フローティング
ゲートを有する第一のトランジスタの通常ゲート端と、
フローティングゲートを有する第二のトランジスタのソ
ース端及びドレイン端とを共に第一の制御入力端に接続
し、前記第一のトランジスタのソース端及びドレイン端
と、前記第二のトランジスタの通常ゲート端とを第二の
制御入力端に接続し、 フローティングゲートを有する一対の第三及び第四のト
ランジスタそれぞれのソース端を共に第一の端子に接続
し、この第一の端子と電源端又は接地端との間に電流源
を設け、前記第一及び第三のトランジスタのフローティ
ングゲート同士を接続し、前記第二及び第四のトランジ
スタのフローティングゲート同士を接続し、前記第三の
トランジスタの通常ゲートを正入力端に接続し、前記第
四のトランジスタの通常ゲートを負入力端に接続したも
のである。
この発明の請求項３のアナログ乗算回路は、フローティ
ングゲートを有する第一のトランジスタの通常ゲート端
と、フローティングゲートを有す″る第二のトランジス
タのソース端及びドレイン端とを共に第一の制御入力端
に接続し、前記第一のトランジスタのソース端及びドレ
イン端と、前記第二のトランジスタの通常ゲート端とを
第二の制御入力端に接続し、 フローティングゲートを有する一対の第三及び第四のト
ランジスタそれぞれのソース端を共に第一の端子に接続
して第一の差動対を構成し、この第一の差動対の第一の
端子と電源端又は接地端との間に電流源を設け、前記第
一及び第三のトランジスタのフローティングゲート同士
を接続し、前記第二及び第四のトランジスタのフローテ
ィングゲート同士を接続し、前記第三のトランジスタの
通常ゲートを第一の正入力端に接続し、前記第四のトラ
ンジスタの通常ゲートを第一の負入力端に接続し、 一対の第五及び第六のトランジスタそれぞれのソース端
を共に第二の端子に接続して第二の差動対を構成し、こ
の第二の差動対の第二の端子を前記第三のトランジスタ
のドレざン雫と接続し、対の第七及び第八のトランジス
タそれぞれ９ソース端を共に第三の端子に接続して第三
の差動対を構成し、この第三の差動対の第三の端子を前
記第四のトランジスタのドレイン端と接続し、前記第五
及び第八のトランジスタそれぞれの通常ゲート端を共に
第二の正入力端に接続し、前記第六及び第七のトランジ
スタそれぞれの通常ゲート端を共に第二の負入力端に接
続し、前記第五及び第七のトランジスタそれぞれのドレ
イン端を共に正出力端子に接続し、前記第六及び第八の
トランジスタのドレイン端を共に負出力端子に接続した
ものである。
（作用） この発明の請求項１の電子回路では、第一の制御入力端
に印加する制御入力の電位を第二の制御入力端に印加す
る制御入力の電位よりも高くバイアスし、しかもＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れる条件に設定する
と、第一のトランジスタにおいてはそのフローティング
ゲートに電子が注入され、同時に、第二のトランジスタ
においてはそのフローティングゲートから電子が引き抜
かれる。また、逆に第二のトランジスタの方を高い電位
にバイアスすると、第二のトランジスタのフローティン
グゲートに電子が注入され、第一のトランジスタのフロ
ーティングゲートから電子が引き抜かれる。
こうして、第一のトランジスタと第二のトランジスタの
間で、第一と第二の制御人力に相補的な信号を印加する
ことによりフローティングゲートに蓄積される電荷量を
相補的に変化させることができ、しかもいったん与えら
れた電荷量を次の制御信号が印加されるまで保持し続け
ることができる。
この発明の請求項２の差動増幅回路では、請求項１の電
子回路により与えられた第一及び第二のトランジスタそ
れぞれのフローティングゲートに蓄積されている電荷が
、これらのフローティングゲートそれぞれに接続されて
いる第三のトランジスタのフローティングゲート及び第
四のトランジスタのフローティングゲートに与えられ、
第三のトランジスタと第四のトランジスタとで構成する
差動対の閾値を設定することになる。
そして、前記第一のトランジスタ及び第二のトランジス
タのフローティングゲートそれぞれに蓄積された電荷量
は次の制御入力が与えられるまで一定のものに保持し続
けることができ、差動対の閾値も一定値に保持できる。
そして、閾値の変更が必要になった場合には、第一のト
ランジスタ及び第二のトランジスタに対する第一の制御
入力と第二の制御入力との相補的な信号を新たに印加す
ることにより閾値の新たな設定や変更ができる。
この発明の請求項３のアナログ乗算回路では、第一の差
動対・を構成する第三及び第四のトランジスタの閾値を
第一及び第二のトランジスタのフローティングゲートに
対する蓄積電荷量の変更により変化させることができる
ので、第一の正入力端及び第一の負入力端に与えられる
第一の相補入力信号に対してその閾値の変更により増幅
特性を変化させることができる。
そして、第一差動対の第三のトランジスタのドレイン端
の増幅信号は第二差動対の第二の端子に与えられ、第二
の差動対の第五及び第六のトランジスタによりさらに増
幅され、同時に、第一差動対の第四のトランジスタのド
レイン端の増幅信号も第三差動対の第三の端子に与えら
れ、第三の差動対の第七及び第八のトランジスタにより
さらに増幅される。
この第二の差動対の増幅特性、第三の差動対の増幅特性
はそれらの差動対の各トランジスタの通常ゲートに印加
される第二の正入力及び第二の負入力により制御するこ
とができ、結局、第一の入力を第二の入力で乗算した結
果としての相補信号が正出力端と不出力端との間に得ら
れることになる。
そこで、このアナログ乗算回路を神経細胞の電子回路構
成に利用する場合、第一の正入力端と負入力端とを等電
圧にバイアスし、第三のトランジスタのドレイン端、第
四のトランジスタのドレイン端に流れる電流の分流比を
重みとして設定すると、この重みは閾値の変更により変
化させることができ、しかも閾値は第一及び第二のトラ
ンジスタに対する第一の制御入力と第二の制御入力に印
加する信号により変化させることができるため、第一及
び第二の制御入力端への制御入力信号の印加により重み
の変更ができ、しかも変更を必要としない時には制御入
力信号を取り去ることにより常にフローティングゲート
に一定の蓄積電荷を保持しておくことができ、閾値も一
定に保つことができる。　この結果、重みの変更が必要
になった時にのみ第一トランジスタ及び第二トランジス
タに対して所定の第一の制御入力、第二の制御入力を印
加するだけで済ませることができる。
（実施例） 以下、この発明の実施例を図に基づいて詳説する。
第１図はこの発明の請求項１の電子回路を示しており、
フローティングゲートを有する第一のトランジスタＴＲ
Ｉの通常ゲート端とフローティングゲートを有する第二
のトランジスタＴＲ２のソース端及びドレイン端とを共
に第一の制御入力端ＣＴＩに接続し、第一のトランジス
タＴＲＩのソース端及びドレイン端と第二のトランジス
タのＴＲ２の通常ゲート端とを共に第二の制御入力端Ｃ
Ｔ２に接続している。
そして、この電子回路では、第２図に示すような制御入
力を第一、第二制御入力端ＣＴＩ、ＣＴ２それぞれに与
えると、初めに第一の制御入力端ＣＴ１の電位の方が第
二の制御入力端ＣＴ２の電位に比較して高電位にバイア
スされ、しかもＦＯｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が
流れる条件を満たしていれば、第一のフローティングゲ
ートを有するトランジスタＴＲＩにおいては、そのフロ
ーティングゲートには電子が注入され、同時に第二のフ
ローティングゲートを有するトランジスタＴＲ２におい
ては、そのフローティングゲートから電子が引き抜かれ
る。そして、逆に第一の制御入力端ＣＴ１の電位よりも
第二の制御入力端ＣＴ２の電位の方を高くバイアスする
と、第二のトランジスタＴＲ２のフローティングゲート
に電子が注入され、第一のトランジスタＴＲＩのフロー
ティングゲートから電子が引き抜かれることになる。
つまり、第一及び第二の制御入力端ＣＴ１．Ｃ１０に相
補信号を印加すると、第一及び第二のトランジスタＴＲ
Ｉ、ＴＲ２の各フローティングゲートに蓄積される電荷
量を制御入力に応じて相補的に変化させることができ、
　しかもこの様に第一及び第二の制御入力によりトラン
ジスタＴＲＩ。
ＴＲ２の各フローティングゲートに所定の電荷を蓄積さ
せた後は、次に新たに制御入力を与えるまでの間、制御
入力端ＣＴＩ、ＣＴ２を切り離したとしても以前に蓄積
された電荷量を保持し続けることができる。
第３図はこの発明の請求項２の差動増幅回路の実施例を
示しており、第１図に示した電子回路を構成するフロー
ティングゲートを有する第一及び第二のトランジスタＴ
ＲＩ、ＴＲ２を含み、さらに差動対を構成する第三及び
第四のトランジスタＴＲ３，ＴＲ４を備えている。
そして、これらのトランジスタＴＲ３，ＴＲ４のドレイ
ン端同士を第一の端子Ｎ１で接続し、この第一の端子Ｎ
１と接地端との間に電流源Ｓを設けている。また、これ
らのトランジスタＴＲ３゜ＴＲ４それぞれのフローティ
ングゲートを前記電子回路を構成する第一及び第二のト
ランジスタＴＲ１，ＴＲ２それぞれのフローティングゲ
ートと接続している。
さらに、第三のトランジスタＴＲ３の通常ゲート端に第
一の正入力端ＩＮＩＩを接続し、第四のトランジスタＴ
Ｒ４の通常ゲート端に第一の負入力端！Ｎ１２を接続し
、これらの入力端ＩＮＩＩ。
ｌＮｌ２に相補信号を入力するようにしである。
この差動増幅回路では、閾値Ｖｔｈｌ、Ｖｔｈ２を設定
するために、まず電子回路の第一制御入力端ＣＴＩと第
二制御入力端Ｃｒ２とに印加する制御信号により、第一
及び第二のトランジスタＴＲ１，ＴＲ２それぞれのフロ
ーティングゲートの蓄積電荷量を調整する。
このトランジスタＴＲＩ、ＴＲ２のフローティングゲー
トの蓄積電荷量の調整により、これらのフローティング
ゲートと接続、されているトランジスタＴＲ３，ＴＲ４
のフローティングゲートに与えられる電荷量が変化する
ことになり、このトランジスタＴＲ３，ＴＲ４のフロー
ティングゲートの蓄積電荷量の変化により閾値に変化が
もたらされる。　いま第３図において、第一の正入力端
！Ｎｉｌと第一の負入力端ｌＮｌ２とを等電位にバイア
スした場合、第三のトランジスタＴＲ３と第四のトラン
ジスタＴＲ４との閾値Ｖｔｈｌ、Ｖｔｈ２であるとする
と、それらのソース電流１１゜■２は次のようになる。
１１−β（Ｖｇｓ−Ｖｔｈｌ）’ １２＝β（Ｖｇｓ−Ｖｔｈ２）’ ここで、βは定数、Ｖ　ｇ　ＳはトランジスタＴＲ３、
ＴＲ４それぞれのゲート・ソース電位である。
そこで、第一のトランジスタＴＲＩのフローティングゲ
ートの蓄積電荷を上げた場合、Ｎ型トランジスタであれ
ば、第三のトランジスタＴＲ３の閾値Ｖｔｈｌも高くな
り、逆に第四のトランジスタＴＲ４の閾値Ｖｔｈ２は低
くなり、この結果、第三のトランジスタのＴＲ３の分流
比は低くなり、逆に第四のトランジスタＴＲ４の分流比
は上昇する。そして、このような第三及び第四のトラン
ジスタのＴＲ３，ＴＲ４の分流比の変化により差動増幅
特性も変化させることができ、その増幅特性は電子回路
における第一制御入力端ＣＴＩ、第二制御入力端Ｃｒ２
に印加する制御入力により可塑的に変化させることがで
きるのである。
第４図はこの発明の請求項３のアナログ乗算回路の実施
例を示しており、第３図に示した差動増幅回路の構成を
含むアナログ乗算回路であり、したがって第１図に示し
た電子回路の構成をも含んでいる。
電子回路部分は第一及び第二のトランジスタＴＲ１，Ｔ
Ｒ２を第１図と同様に結線し、一対の差動対を構成する
第三及び第四のトランジスタＴＲ３、ＴＲ４も第３図と
同様に結線し、差動増幅回路を構成している。
そして、一対の第五及び第６のトランジスタＴＲ５，Ｔ
Ｒ６はそれぞれソース端を共に第二の端子Ｎ２に接続し
て差動対を構成し、この第二の端子Ｎ２に第三のトラン
ジスタＴＲ３のドレイン端を接続している。また、一対
の第７及び第８のトランジスタＴＲ７，ＴＲ８はそれぞ
れソース端を共に第三の端子Ｎ３に接続して差動対を構
成し、この第三の端子Ｎ３に第四のトランジスタＴＲ４
のドレイン端を接続している。
また、第五及び第七のトランジスタＴＲ５，ＴＲ７のド
レイン端は共に第四の端子Ｎ４に接続し、第六及び第八
のトランジスタＴＲ６，ＴＲ８のドレイン端は共に第五
の端子Ｎ５に接続しである。
これらの第四の端子Ｎ４、第五の端子Ｎ５はそれぞれ電
源Ｅに抵抗Ｒ１，Ｒ２を介して接続し、またここから正
出力端ＯＴ１、不出力端ＯＴ２が引き出しである。
さらに第五のトランジスタＴＲ５及び第八のトランジス
タＴＲ８の通常ゲートは共に第二の正入力端ｌＮ２１に
接続し、第六及び第七のトランジスタＴＲ６，ＲＴ７の
通常ゲートは共に第二の負入力端Ｉ　Ｎ２２に接続しで
ある。
この第４図のアナログ乗算回路では、始めに第一の制御
入力端ＣＴＩと第二の制御入力端ＣＴ２とに第１図の電
子回路で説明したように所定のバイアス電位を与え、第
一及び第二のトランジスタＴＲＩ、ＴＲ２それぞれのフ
ローティングゲートに電荷を蓄積し、これにより第３図
の差動増幅回路で説明したように第三及び第四のトラン
ジスタＴＲ３，ＴＲ４（７）閾値Ｖｔｈｌ、Ｖｔｈ２を
所定の値に設定することにより分流比を決定すると共に
、第一の正入力端ＩＮＩＩと第一の負入力端！Ｎ１２と
を等電位に接続する。
そして、この差動増幅回路から得られる分流された電流
１１．１２に対して、第二の正入力端ｌＮ２１、第二の
負入力端ｌＮ２２から与えられる正入力及び負入力に従
って切り替わる第五〜第八のトランジスタＴＲ５〜ＴＲ
８によって増幅する。
そこで、第四の端子Ｎ４、第五の端子Ｎ５の電圧を出力
端ＯＴＩ、ＯＴ２において検出することにより、この出
力電圧がギルバートマルチプライヤの動作原理に従い、
差動増幅回路における分流□比と、第二の負入力端ｌＮ
２２に与えられる第二の負入力を基準とした第二の正入
力端ｌＮ２１の正入力との積に相当する゛捨果を得るこ
とができるようになる。
そして、このアナログ乗算回路は、神経細胞の電子回路
的構成のために応用する場合、第５図に示すように幾つ
かの神経細胞Ｎｕｌｌ、Ｎｕ１２゜・・・からの出力に
重みを付けて加算し、別の神経細胞Ｎｕ２の入力とする
時にその重み付は回路ＷＴ１、ＷＴ２．・・・として利
用することができる。つまり、各神経細胞Ｎｕｌｌ、Ｎ
ｕ１２．・・・からの出力をアナログ乗算回路における
第二の正入力端ｌＮ２１、負入力°端！Ｎ２２に接続し
、第一の正入力端■Ｎ１１、負入力端ｌＮｌ２は等電位
にバイアスし、第一制御入力端ＣＴ１、第二制御入力端
Ｃｒ２を重み設定用回路（図示せず）；こ接続し、例え
ば第２図に示すように相補的な制御信号を与えるように
するのである。
この様な回路構成を採ることにより、重みの変更が必要
になった場合には、重み設定用回路から所定の相補的な
制御信号を改めて第一制御入力端ＣＴＩ及び第二制御入
力端ＣＴ２に与えることにより差動増幅回路における分
流比を変化させ、乗算回路における係数を変更すること
により重みの変更ができるのである。しかも、いったん
制御入力を与えて重み値を設定した後は、次に重みの変
更が必要になるまでは制御入力を取り去ったままであっ
ても以前の重み値を保持することができ、重みの可塑的
な変化を実現することができるのである。
［発明の効果］ 以上のようにこの発明の請求項１の電子回路・によれば
、第一の制御入力端と第二の制御入力端に与えられる入
力の大小により第一及び第二のトランジスタのそれぞれ
のフローティングゲートの蓄積電荷を制御することがで
き、しかも蓄積電荷量は互いに相補的であるため、電荷
量として現われる情報が、電荷の絶対量でなく、相対量
で表現でき、さらにいったん蓄積した電荷については次
に新たな制御入力が与えられるまでは制御入力を取り去
っても保持することができ、例えば神経細胞の電子回路
における入力信号の重み付けのためのアナログ乗算回路
に対する分流比の設定に利用できる。
また、この発明の請求項２の差動増幅回路によれば、第
一及び第二のトランジスタに対する第一の制御入力端と
第二の制御入力端に与えられる入力の大小により差動増
幅特性を調整し、第三及び第四のトランジスタに流す電
流の分流比を可塑的に設定、変更することができ、しか
も、差動構成による制御であるため、上記分流比の制御
を直流オフセットが乗ることなく厳密に実施することが
でき、例えば神経細胞の電子回路における入力信号の重
み付けのためのアナログ乗算回路に対する重み設定回路
として用いることができる。
さらにこの発明の請求項３のアナログ乗算回路によれば
、第一及び第二のトランジスタに対する第一制御入力端
と第二制御入力端に与えられる制御入力の大小により差
動増幅回路の増幅特性を調整し、分流比を変更すること
ができ、しかも第一及び第二制御入力端の制御入力を取
り去った後もいったん設定°された分流比を次の新たな
制御入力が与えられるまで保持し続けることができるた
め、神経細胞の電子回路における重み付は回路として用
いる場合に重みの可塑的な設定、変更ができ、しかも重
みの可塑的設定、変更のための制御が簡単にでき、回路
構成も簡単なものとできる。
【図面の簡単な説明】
第１図はこの発明の請求項１の電子回路の一実施例の回
路図、第２図は上記の電子回路の制御入力を示すグラフ
、第３図はこの発明の請求項２の差動増幅回路の一実施
例の回路図、第４図はこの発明の請求項３のアナログ乗
算回路の一実施例の回路図、第５図は上記のアナログ乗
算回路を重み付は回路として用いた神経細胞の電子回路
の回路図、第６図は一般的な神経細胞の電子回路の構成
図、第７図はアナログ乗算回路の従来例の回路図、第８
図は一般的なフローティングゲートを有するトランジス
タの構造図、第９図はフローティング。 ゲートを有するトランジスタの利用方法を示す回路図で
ある。 ＴＲ１〜ＴＲ４・・・トランジスタ ＴＲ５〜Ｔ、Ｒ８・・・トランジスタ Ｒ１，Ｒ２・・・抵抗 ＣＴ１．ＣＴ２・・・制御入力端 ＩＮＩＩ、ｌＮｌ２・・・第一の入力端ｌＮ２１．ｌＮ
２２・・・第二の入力端ＯＴＩ、ＯＴ２・・・出力端 Ｎ１〜Ｎ５・・・端子 イリ人イＰｒｒＦ！士三好秀和 Ｔ２ ＣＴｌ 第 図 第Ｓ図 第６図 第３図 Ｔ２ 第７図 ｗＥ８図 Ｎ９図

Claims (3)

    【特許請求の範囲】
  1. （１）フローティングゲートを有する第一のトランジス
    タの通常ゲート端と、フローティングゲートを有する第
    二のトランジスタのソース端及びドレイン端とを共に第
    一の制御入力端に接続し、前記第一のトランジスタのソ
    ース端及びドレイン端と、前記第二のトランジスタの通
    常ゲート端とを第二の制御入力端に接続し、前記第一及
    び第二の制御入力端に与えられる入力の大小により前記
    第一及び第二のトランジスタのそれぞれのフローティン
    グゲートの蓄積電荷量を制御するようにして成る電子回
    路。
  2. （２）フローティングゲートを有する第一のトランジス
    タの通常ゲート端と、フローティングゲートを有する第
    二のトランジスタのソース端及びドレイン端とを共に第
    一の制御入力端に接続し、前記第一のトランジスタのソ
    ース端及びドレイン端と、前記第二のトランジスタの通
    常ゲート端とを第二の制御入力端に接続し、 フローティングゲートを有する一対の第三及び第四のト
    ランジスタそれぞれのソース端を共に第一の端子に接続
    し、この第一の端子と電源端又は接地端との間に電流源
    を設け、前記第一及び第三のトランジスタのフローティ
    ングゲート同士を接続し、前記第二及び第四のトランジ
    スタのフローティングゲート同士を接続し、前記第三の
    トランジスタの通常ゲートを正入力端に接続し、前記第
    四のトランジスタの通常ゲートを負入力端に接続して成
    る請求項１に記載の電子回路を用いた差動増幅回路。
  3. （３）フローティングゲートを有する第一のトランジス
    タの通常ゲート端と、フローティングゲートを有する第
    二のトランジスタのソース端及びドレイン端とを共に第
    一の制御入力端に接続し、前記第一のトランジスタのソ
    ース端及びドレイン端と、前記第二のトランジスタの通
    常ゲート端とを第二の制御入力端に接続し、 フローティングゲートを有する一対の第三及び、第四の
    トランジスタそれぞれのソース端を共に第一の端子に接
    続して第一の差動対を構成し、この第一の差動対の第一
    の端子と電源端又は接地端との間に電流源を設け、前記
    第一及び第三のトランジスタのフローティングゲート同
    士を接続し、前記第二及び第四のトランジスタのフロー
    ティングゲート同士を接続し、前記第三のトランジスタ
    の通常ゲートを第一の正入力端に接続し、前記第四のト
    ランジスタの通常ゲートを第一の負入力端に接続し、 一対の第五及び第六のトランジスタそれぞれのソース端
    を共に第二の端子に接続して第二の差動対を構成し、こ
    の第二の差動対の第二の端子を前記第三のトランジスタ
    のドレイン端と接続し、一対の第七及び第八のトランジ
    スタそれぞれのソース端を共に第三の端子に接続して第
    三の差動対を構成し、この第三の差動対の第三の端子を
    前記第四のトランジスタのドレイン端と接続し、前記第
    五及び第八のトランジスタそれぞれの通常ゲート端を共
    に第二の正入力端に接続し、前記第六及び第七のトラン
    ジスタそれぞれの通常ゲート端を共に第二の負入力端に
    接続し、前記第五及び第七のトランジスタそれぞれのド
    レイン端を共に正出力端子に接続し、前記第六及び第八
    のトランジスタのドレイン端を共に負出力端子に接続し
    て成る請求項２に記載の差動増幅回路を用いたアナログ
    乗算回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH036679A (ja) * 1989-06-02 1991-01-14 Sunao Shibata 半導体装置
WO1996030853A1 (en) * 1995-03-31 1996-10-03 Tadashi Shibata Semiconductor arithmetic circuit

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594372A (en) * 1989-06-02 1997-01-14 Shibata; Tadashi Source follower using NMOS and PMOS transistors
US5621336A (en) * 1989-06-02 1997-04-15 Shibata; Tadashi Neuron circuit
KR950001601B1 (ko) * 1990-07-09 1995-02-27 니폰 덴신 덴와 가부시끼가시야 뉴-럴 네트워크 회로
IT1242142B (it) 1990-09-20 1994-02-16 Texas Instruments Italia Spa Resistore variabile non volatile, realizzato in circuito integrato, in particolare per la composizione di reti neuronali
US5353382A (en) * 1990-10-15 1994-10-04 California Institute Of Technology Programmable synapse for neural network applications
US5615305A (en) * 1990-11-08 1997-03-25 Hughes Missile Systems Company Neural processor element
US5247606A (en) * 1990-12-26 1993-09-21 Intel Corporation Adaptively setting analog weights in a neural network and the like
TW208086B (ja) * 1991-03-21 1993-06-21 Shibata Naoru
US5204549A (en) * 1992-01-28 1993-04-20 Synaptics, Incorporated Synaptic element including weight-storage and weight-adjustment circuit
GB9204434D0 (en) * 1992-02-27 1992-04-15 Sec Dep For The Defence Differential amplifier
US5247478A (en) * 1992-03-06 1993-09-21 Altera Corporation Programmable transfer-devices
US5237210A (en) * 1992-03-12 1993-08-17 Intel Corporation Neural network accomodating parallel synaptic weight adjustments for correlation learning algorithms
US5247206A (en) * 1992-03-12 1993-09-21 Intel Corporation Neural network accommodating parallel synaptic weight adjustments in a single cycle
US5298796A (en) * 1992-07-08 1994-03-29 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Nonvolatile programmable neural network synaptic array
JPH0677426A (ja) * 1992-08-26 1994-03-18 Sunao Shibata 半導体集積回路
US5479574A (en) * 1993-04-01 1995-12-26 Nestor, Inc. Method and apparatus for adaptive classification
DE4415859C2 (de) * 1994-05-05 1998-12-17 Bosch Gmbh Robert Schaltung zum Multiplizieren zweier Signale
US5562873A (en) * 1994-08-15 1996-10-08 Matrex Furniture Components, Inc. Method for forming a cushion
US5587682A (en) * 1995-03-30 1996-12-24 Sgs-Thomson Microelectronics S.R.L. Four-quadrant biCMOS analog multiplier
US5581501A (en) * 1995-08-17 1996-12-03 Altera Corporation Nonvolatile SRAM cells and cell arrays
EP0768610B1 (en) 1995-10-13 2000-08-09 STMicroelectronics S.r.l. Low-voltage, very-low-power neural network
DE69521137T2 (de) * 1995-12-29 2001-10-11 Stmicroelectronics S.R.L., Agrate Brianza Verfahren und Schaltung zur Kompensation von Offsetspannungen in MOS-Differenzstufen
US6005806A (en) 1996-03-14 1999-12-21 Altera Corporation Nonvolatile configuration cells and cell arrays
US5768700A (en) * 1996-03-14 1998-06-16 Advanced Micro Devices, Inc. High conversion gain CMOS mixer
US5949710A (en) * 1996-04-10 1999-09-07 Altera Corporation Programmable interconnect junction
US5959891A (en) * 1996-08-16 1999-09-28 Altera Corporation Evaluation of memory cell characteristics
US6236597B1 (en) 1996-09-16 2001-05-22 Altera Corporation Nonvolatile memory cell with multiple gate oxide thicknesses
US6018476A (en) * 1996-09-16 2000-01-25 Altera Corporation Nonvolatile configuration cells and cell arrays
US5914904A (en) 1996-10-01 1999-06-22 Altera Corporation Compact electrically erasable memory cells and arrays
JPH10177612A (ja) * 1996-10-16 1998-06-30 Hiroto Yasuura 論理演算回路
US6600363B2 (en) * 2001-04-05 2003-07-29 Cornell Research Foundation, Inc. Folded floating-gate differential pair amplifier
US7010494B2 (en) 2003-03-27 2006-03-07 University Of Washington Performing predictive pricing based on historical data
US7320737B2 (en) * 2003-10-31 2008-01-22 Tiger Sales, Inc. Cushion forming apparatus and method of use
US20070198308A1 (en) * 2006-02-17 2007-08-23 Hugh Crean Travel information route map
US8484057B2 (en) * 2006-02-17 2013-07-09 Microsoft Corporation Travel information departure date/duration grid
US8392224B2 (en) * 2006-02-17 2013-03-05 Microsoft Corporation Travel information fare history graph
US8200514B1 (en) 2006-02-17 2012-06-12 Farecast, Inc. Travel-related prediction system
US8374895B2 (en) * 2006-02-17 2013-02-12 Farecast, Inc. Travel information interval grid
US20070198307A1 (en) * 2006-02-17 2007-08-23 Hugh Crean Travel information future fare graph
US7797187B2 (en) * 2006-11-13 2010-09-14 Farecast, Inc. System and method of protecting prices
EP2122551A4 (en) * 2007-03-13 2011-03-23 Farecast Inc TRANSACTION IDENTIFICATION SYSTEM
US20090063167A1 (en) * 2007-08-28 2009-03-05 Jay Bartot Hotel rate analytic system
US8266085B1 (en) 2012-02-06 2012-09-11 The United States Of America As Represented By The Secretary Of The Army Apparatus and method for using analog circuits to embody non-lipschitz mathematics and properties using attractor and repulsion modes
WO2018047213A1 (en) 2016-09-09 2018-03-15 National Institute Of Advanced Industrial Science And Technology Variable gain amplifier

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5216943A (en) * 1975-07-30 1977-02-08 Hitachi Ltd Analog operation circuit
US4663740A (en) * 1985-07-01 1987-05-05 Silicon Macrosystems Incorporated High speed eprom cell and array
US5055897A (en) * 1988-07-27 1991-10-08 Intel Corporation Semiconductor cell for neural network and the like
ES2045047T3 (es) * 1988-08-31 1994-01-16 Siemens Ag Multiplicador de cuatro cuadrantes de entradas multiples.
US4961002A (en) * 1989-07-13 1990-10-02 Intel Corporation Synapse cell employing dual gate transistor structure
US4956564A (en) * 1989-07-13 1990-09-11 Intel Corporation Adaptive synapse cell providing both excitatory and inhibitory connections in an associative network

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH036679A (ja) * 1989-06-02 1991-01-14 Sunao Shibata 半導体装置
WO1996030853A1 (en) * 1995-03-31 1996-10-03 Tadashi Shibata Semiconductor arithmetic circuit
US5923205A (en) * 1995-03-31 1999-07-13 Tadashi Shibata Semiconductor arithmetic circuit

Also Published As

Publication number Publication date
EP0395894B1 (en) 1996-10-23
DE69028941T2 (de) 1997-03-27
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DE69028941D1 (de) 1996-11-28
EP0395894A3 (en) 1993-01-27
US5021693A (en) 1991-06-04

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