JPH0226449A - Tester for isdn network terminating device - Google Patents
Tester for isdn network terminating deviceInfo
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- JPH0226449A JPH0226449A JP63177632A JP17763288A JPH0226449A JP H0226449 A JPH0226449 A JP H0226449A JP 63177632 A JP63177632 A JP 63177632A JP 17763288 A JP17763288 A JP 17763288A JP H0226449 A JPH0226449 A JP H0226449A
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- test
- circuit
- isdn network
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- 238000010998 test method Methods 0.000 abstract description 2
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はISDNm終端装置試験機に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an ISDNm termination equipment tester.
従来、l5DNI!g終端装置の試験のために適当な試
験機がなく、システムに組み込んで実際に呼を通すこと
で試験している。Previously, l5DNI! There is no suitable testing equipment for testing g-terminal equipment, so testing is done by incorporating it into the system and actually passing calls.
上述した従来のシステムへの組み込みによる試験では、
手操作による実呼を使用しての試験であるため試験手順
が複雑でかつ試験時間が長く、障害情報がないため障害
追跡が困難であり、さらにきめの細かい試験が不可能で
あるため試験品質が悪いなどの問題がある。In the test by incorporating into the conventional system mentioned above,
The test procedure is complicated and the test time is long because the test is conducted manually using real calls.Furthermore, it is difficult to trace faults because there is no fault information.Furthermore, the test quality is poor because detailed tests are not possible. There are problems such as poor performance.
本発明のl5DNII11終端装置試験機は、l5DN
%終端装置の上位インターフェイスであるUインターフ
ェイス回路と、I SDN網終端装置の下位インターフ
ェイスであるSインターフェイス回路と、B、、B2.
Dチャネル信号及びコントロール信号を発生するパター
ンジェネレータと、前記パターンジェネレータで発生し
た各信号を多重化するマルチプレクサ回路と、受信した
信号をB、、B2.Dチャネル信号及びコントロール信
号に分離するデマルチプレクサ回路と、前記デマルチプ
レクサ回路からの信号をチェックするパターンチェック
回路と、Dチャネルのプロトコル制御を行なうLAPD
回路と、l5DN網終端装置の試験遂行を制御するプロ
セッサと、試験結果報告の入出力制御を行う入出力制御
回路とから構成される。The l5DN II11 termination device tester of the present invention is a l5DN
% A U interface circuit which is an upper interface of the terminating device, an S interface circuit which is a lower interface of the ISDN network terminating device, B, , B2.
A pattern generator that generates a D channel signal and a control signal, a multiplexer circuit that multiplexes each signal generated by the pattern generator, and a multiplexer circuit that multiplexes the received signals B, , B2 . A demultiplexer circuit that separates the D channel signal and a control signal, a pattern check circuit that checks the signal from the demultiplexer circuit, and an LAPD that controls the D channel protocol.
A processor that controls the test execution of the I5DN network terminal device, and an input/output control circuit that controls the input/output of test result reports.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
本発明の一実施例を示す第1図を参照すると、被試験装
置であるI SDN網終端装置2は試験機1にUインタ
ーフェイスコネクタ3及びSインターフェイスコネクタ
4を通して接続され、試験用コンソール5に表示される
。次に、試験機1内の動作について説明する。試験はメ
モリ7に格納された試験プログラムをプロセッサ6で実
行す°ることにより実施され、試験プログラムを変える
ことにより、試験内容の変更、追加が自由である。Referring to FIG. 1 showing an embodiment of the present invention, an ISDN network termination device 2, which is a device under test, is connected to a test device 1 through a U interface connector 3 and an S interface connector 4, and is displayed on a test console 5. be done. Next, the operation inside the testing machine 1 will be explained. The test is carried out by executing a test program stored in the memory 7 on the processor 6, and the test contents can be freely changed or added by changing the test program.
試験の一例としてB1チャネルの導通試験を考えると、
パターンジェネレータ15aで発生されたデータはマル
チプレクサ11でUインターフェイスのフォーマットに
多重化されてUインターフェイス回路9に送られる。U
インターフェイス回路9に送られたデータはI SDN
網終端装置2を通してSインターフェイス回路10に送
られる。Considering the B1 channel continuity test as an example of the test,
The data generated by the pattern generator 15a is multiplexed into the U interface format by the multiplexer 11 and sent to the U interface circuit 9. U
The data sent to the interface circuit 9 is ISDN
It is sent to the S interface circuit 10 through the network termination device 2.
さらに、デマルチプレクサ14で各信号に分離され、B
、チャネルのデータはパターンチェック回路18aに送
られてチェックされ、チェック結果はプロセッサ6に返
送される。これにより、B1チャネルの下り方向の導通
が試験される。同様にして、パターンジェネレータ17
a、マルチプレクサ13.Sインターフェイス回路10
.l5DN網終端装置2.Uインターフェイス回路9.
デマルチプレクサ12.パターンチェック回路16aの
ルートでB1チャネルの上り方向の導通が試験され、B
1チャネルの導通試験を終了する。この他に82チヤネ
ルの導通試験、コントロール信号Cの送受信試験及びD
チャネルの導通試験などが同様に試験機1により行なわ
れる。Furthermore, it is separated into each signal by the demultiplexer 14, and the B
, channel data is sent to the pattern check circuit 18a and checked, and the check results are sent back to the processor 6. This tests the continuity of the B1 channel in the downstream direction. Similarly, the pattern generator 17
a. Multiplexer 13. S interface circuit 10
.. l5DN network termination device 2. U interface circuit9.
Demultiplexer 12. The upstream continuity of the B1 channel is tested at the route of the pattern check circuit 16a, and the B1 channel is tested for continuity in the upstream direction.
Complete the continuity test for 1 channel. In addition, 82 channel continuity test, control signal C transmission/reception test, and D
Similarly, the tester 1 performs a channel continuity test and the like.
以上説明したように本発明によれば、I SDN網終端
装置を単体で自動試験することにより、試験の操作性向
上、試験時間の短縮及び試験品質の向上を図ることがで
きる。As explained above, according to the present invention, by automatically testing a single ISDN network termination device, it is possible to improve test operability, shorten test time, and improve test quality.
チプレクサ、13・・・マルチプレクサ、]4・・・デ
マルチプレクサ、15a、15b、15c、17a。Multiplexer, 13...Multiplexer, ]4... Demultiplexer, 15a, 15b, 15c, 17a.
17b、17cm・・パターンジェネレータ、16a。17b, 17cm...Pattern generator, 16a.
16b、16c、18a、18b、 18c・・−パ
ターンチェック回路、19.20・・・LAPD回路。16b, 16c, 18a, 18b, 18c...-pattern check circuit, 19.20...LAPD circuit.
第1図は本発明の一実施例を示す構成図である。 FIG. 1 is a block diagram showing an embodiment of the present invention.
Claims (1)
ンターフェイス回路と、ISDN網終端装置の下位イン
ターフェイスであるSインターフェイス回路と、B_1
、B_2、Dチャネル信号及びコントロール信号を発生
するパターンジェネレータと、前記パターンジェネレー
タで発生した各信号を多重化するマルチプレクサ回路と
、受信した信号をB_1、B_2、Dチャネル信号及び
コントロール信号に分離するデマルチプレクサ回路と、
前記デマルチプレクサ回路からの信号をチェックするパ
ターンチェック回路と、Dチャネルのプロトコル制御を
行なうLAPD回路と、ISDN網終端装置の試験遂行
を制御するプロセッサと、試験結果報告の入出力制御を
行う入出力制御回路とから構成されることを特徴とする
ISDN網終端装置試験機。A U interface circuit which is an upper interface of the ISDN network termination device, an S interface circuit which is a lower interface of the ISDN network termination device, and B_1.
, B_2, a pattern generator that generates a D channel signal and a control signal, a multiplexer circuit that multiplexes each signal generated by the pattern generator, and a demultiplexer circuit that separates the received signal into B_1, B_2, a D channel signal, and a control signal. multiplexer circuit;
A pattern check circuit that checks the signal from the demultiplexer circuit, an LAPD circuit that controls the protocol of the D channel, a processor that controls the execution of the test of the ISDN network termination device, and an input/output circuit that controls the input and output of the test result report. 1. An ISDN network termination device tester comprising a control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177632A JPH0226449A (en) | 1988-07-15 | 1988-07-15 | Tester for isdn network terminating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177632A JPH0226449A (en) | 1988-07-15 | 1988-07-15 | Tester for isdn network terminating device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226449A true JPH0226449A (en) | 1990-01-29 |
Family
ID=16034395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177632A Pending JPH0226449A (en) | 1988-07-15 | 1988-07-15 | Tester for isdn network terminating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226449A (en) |
-
1988
- 1988-07-15 JP JP63177632A patent/JPH0226449A/en active Pending
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