JPH02267944A - 電力用ｍｏｓｆｅｔ - Google Patents
電力用ｍｏｓｆｅｔInfo
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- JPH02267944A JPH02267944A JP2060882A JP6088290A JPH02267944A JP H02267944 A JPH02267944 A JP H02267944A JP 2060882 A JP2060882 A JP 2060882A JP 6088290 A JP6088290 A JP 6088290A JP H02267944 A JPH02267944 A JP H02267944A
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- JP
- Japan
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- doped part
- region
- gate
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、各々少なくとも１つのドレイン領域、１つ
のソース領域、１つのソース電極、１つのゲートｔｉお
よび１つのゲートＩｆｆ域を有する半導体ブロックを有
する電力用ＭＯＳ Ｆ ＥＴであって、ゲート領域がソ
ース領域のなかに設けられている接触孔によりソース１
ｉ極と接触している強くドープされた部分と、この強く
ドープされた部分と結び付いておりゲートｔｉの下まで
達する弱くドープされた部分とを有する電力用ＭＯＳＦ
ＥＴに関するものである。
のソース領域、１つのソース電極、１つのゲートｔｉお
よび１つのゲートＩｆｆ域を有する半導体ブロックを有
する電力用ＭＯＳ Ｆ ＥＴであって、ゲート領域がソ
ース領域のなかに設けられている接触孔によりソース１
ｉ極と接触している強くドープされた部分と、この強く
ドープされた部分と結び付いておりゲートｔｉの下まで
達する弱くドープされた部分とを有する電力用ＭＯＳＦ
ＥＴに関するものである。
［従来の技術］
これらの特徴を有する電力用ＭＯＳ Ｆ ＥＴは既にド
イツ連邦共和国特許出願公開第３６３４９８２号明細書
に記載されている。この明細書に記載されている目的は
、電力用ＭＯＳＦＥＴの降伏耐性を高めることにある。
イツ連邦共和国特許出願公開第３６３４９８２号明細書
に記載されている。この明細書に記載されている目的は
、電力用ＭＯＳＦＥＴの降伏耐性を高めることにある。
そのために、弱くドープされた部分が完全にゲート電極
の下に位置するように、ゲート領域の強くドープされた
部分をゲート電極の緑において終端させることが提案さ
れる。強くドープされた部分とドレイン領域との間のｐ
ｎ接合が降伏すると、横方向にソース領域の下を流れる
降伏電流の部分はゲー）６１域のこの部分の高いドーピ
ングに基づいてゲート領域の強くドープされた部分とソ
ース領域との間に位置するｐｎ接合に、ソース領域から
の電荷キャリアーの放出がまだ惹起されないようなわず
かな電圧降下のみを惹起し得る。それによって、ソース
領域とゲート領域の強くドープされた部分とドレイン領
域とから成る寄生的バイポーラトランジスタの投入が回
避される。従って、電流が短時間の後に久部で遮断され
るならば、電力用ＭＯＳＦＥＴは降伏の際に破壊されな
い。
の下に位置するように、ゲート領域の強くドープされた
部分をゲート電極の緑において終端させることが提案さ
れる。強くドープされた部分とドレイン領域との間のｐ
ｎ接合が降伏すると、横方向にソース領域の下を流れる
降伏電流の部分はゲー）６１域のこの部分の高いドーピ
ングに基づいてゲート領域の強くドープされた部分とソ
ース領域との間に位置するｐｎ接合に、ソース領域から
の電荷キャリアーの放出がまだ惹起されないようなわず
かな電圧降下のみを惹起し得る。それによって、ソース
領域とゲート領域の強くドープされた部分とドレイン領
域とから成る寄生的バイポーラトランジスタの投入が回
避される。従って、電流が短時間の後に久部で遮断され
るならば、電力用ＭＯＳＦＥＴは降伏の際に破壊されな
い。
〔発明が解決しようとする！１５９り
本発明の課題は、上記の特徴を有する電力用ＭＯＳＦＥ
Ｔの降伏耐性を他の仕方で達成することである。
Ｔの降伏耐性を他の仕方で達成することである。
（３１題を解決するための手段〕
この課題は、接触孔が弱くドープされた部分を通ってお
り、ゲーＨＴＪ域の強くドープされた部分が少なくとも
接触孔の底においてドレイン領域のなかに埋め込まれて
おり、その際ゲート領域の強くドープされた部分とドレ
イン領域との間のｐｎ接合が半導体ブロックの表面に対
して垂直に第１の曲率半径を有するプロフィルを示し、
弱くドープされた部分とゲート電極の下のドレイン領域
との間のｐｎ接合が前記表面に対して垂直に第２の曲率
半径を有するプロフィルを示し、また第１の曲率半径が
第２の曲率半径よりも小さいことにより解決される。
り、ゲーＨＴＪ域の強くドープされた部分が少なくとも
接触孔の底においてドレイン領域のなかに埋め込まれて
おり、その際ゲート領域の強くドープされた部分とドレ
イン領域との間のｐｎ接合が半導体ブロックの表面に対
して垂直に第１の曲率半径を有するプロフィルを示し、
弱くドープされた部分とゲート電極の下のドレイン領域
との間のｐｎ接合が前記表面に対して垂直に第２の曲率
半径を有するプロフィルを示し、また第１の曲率半径が
第２の曲率半径よりも小さいことにより解決される。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図による電力用ＭＯＳＦＥＴの半導体ブロックは符
号１を付されている。この半導体ブロックはたとえばｎ
゛ ドープされたシリコンから成っている。半導体ブロ
ック１のなかにゲート領域が平らに埋め込まれており、
その弱くドープされた部分は符号２を付されている０部
分２のなかにｎ゛ドープれたソース領域３が平らに埋め
込まれている。ドレイン領域は半導体ブロック１のｎ”
ドープされた部分により形成され、また符月１１を
付されている。半導体ブロック１のソース側の表面４は
ゲート酸化物５の層により覆われている。
号１を付されている。この半導体ブロックはたとえばｎ
゛ ドープされたシリコンから成っている。半導体ブロ
ック１のなかにゲート領域が平らに埋め込まれており、
その弱くドープされた部分は符号２を付されている０部
分２のなかにｎ゛ドープれたソース領域３が平らに埋め
込まれている。ドレイン領域は半導体ブロック１のｎ”
ドープされた部分により形成され、また符月１１を
付されている。半導体ブロック１のソース側の表面４は
ゲート酸化物５の層により覆われている。
ゲート酸化物５の上に、たとえばドープされた多結晶シ
リコンから成るゲートｔｉ６が配置されている。ゲート
電極６はゲート領域の弱くドープされた部分２を、それ
が表面４に達しているところで覆っている。ゲート酸化
物５およびゲート１極６は中間酸化物７により覆われて
いる。中間酸化物７およびゲート酸化物５には開口１３
が設けられている。ゲーＢｌ域の弱くドープされた部分
２には接触孔８が取付けられており、その底およびその
壁には強くｐドープされた領域が位置している。これは
ゲート領域の強くドープされた部分９を形成する０部分
２および９は電気的に互いに接続されている。
リコンから成るゲートｔｉ６が配置されている。ゲート
電極６はゲート領域の弱くドープされた部分２を、それ
が表面４に達しているところで覆っている。ゲート酸化
物５およびゲート１極６は中間酸化物７により覆われて
いる。中間酸化物７およびゲート酸化物５には開口１３
が設けられている。ゲーＢｌ域の弱くドープされた部分
２には接触孔８が取付けられており、その底およびその
壁には強くｐドープされた領域が位置している。これは
ゲート領域の強くドープされた部分９を形成する０部分
２および９は電気的に互いに接続されている。
ゲート領域の強くドープされた部分９はドレイン領域１
１と共にｐｎ接合１５を形成し、また弱くドープされた
部分２はｐｎ接合１４を形成する。
１と共にｐｎ接合１５を形成し、また弱くドープされた
部分２はｐｎ接合１４を形成する。
表面４からのｐｎ接合１５の間隔は表面４からのｐｎ接
合１４の間隔よりも大きい０部分９は表面４に対して垂
直に第１の曲率半径ｒ１を有するプロフィルを有する０
部分２は表面４に対して垂直に、ゲートｗｉの下に曲率
半径ｒ２を有するプロフィルを有する０曲率半径ｒ１は
曲率半径ｒ２よりも小さい０曲率半径ｒｌはたとえば曲
率半径ｒ２の１１５ないし１／１０であってよい。
合１４の間隔よりも大きい０部分９は表面４に対して垂
直に第１の曲率半径ｒ１を有するプロフィルを有する０
部分２は表面４に対して垂直に、ゲートｗｉの下に曲率
半径ｒ２を有するプロフィルを有する０曲率半径ｒ１は
曲率半径ｒ２よりも小さい０曲率半径ｒｌはたとえば曲
率半径ｒ２の１１５ないし１／１０であってよい。
半導体ブロック１はソース側の表面をソース電極１０に
より覆われている。ソース電極１０はソース領域３なら
びにゲーＤ！域の部分２および９と接触している。ドレ
イン側の表面はドレイン電極１２により覆われている。
より覆われている。ソース電極１０はソース領域３なら
びにゲーＤ！域の部分２および９と接触している。ドレ
イン側の表面はドレイン電極１２により覆われている。
電力用ＭＯ５ＦＥＴが阻止方向に電圧をかけられると、
電界強度が半導体ブロックの内部に生ずる。その際に予
め定められた電圧の超過の際に降伏電界強度が先ず強く
ドープされた部分９において、半径ｒ１を有する個所に
到達される。この個所でｐｎ接合１５が降伏し、また降
伏電流が直接にソース電極１０に流れ出る。この際に、
横方向にソース領域３の下をソース電極１０へ流れる電
流部分は生ぜず、従って寄生的なバイポーラトランジス
タは投入され得ない。
電界強度が半導体ブロックの内部に生ずる。その際に予
め定められた電圧の超過の際に降伏電界強度が先ず強く
ドープされた部分９において、半径ｒ１を有する個所に
到達される。この個所でｐｎ接合１５が降伏し、また降
伏電流が直接にソース電極１０に流れ出る。この際に、
横方向にソース領域３の下をソース電極１０へ流れる電
流部分は生ぜず、従って寄生的なバイポーラトランジス
タは投入され得ない。
以下に第１図による電力用ＭＯＳＦＥＴの製造を要約し
て説明する。なぜならば、個々の工程はそれ自体公知で
あり、当業者により第１図により説明した知識に基づい
て実行され得るからである。
て説明する。なぜならば、個々の工程はそれ自体公知で
あり、当業者により第１図により説明した知識に基づい
て実行され得るからである。
第２図による半導体ブロックは先ずゲート酸化物５の層
により覆われる０次いで全面に多結晶シリコンが析出さ
れかつドープされる。多結晶シリコンは次いで構造化さ
れ、また斜めのエツジを設けらる。それはゲート電極６
として使用される。
により覆われる０次いで全面に多結晶シリコンが析出さ
れかつドープされる。多結晶シリコンは次いで構造化さ
れ、また斜めのエツジを設けらる。それはゲート電極６
として使用される。
多結晶シリコンは後続のホウ素注入に対するマスクとし
ての役割をする。
ての役割をする。
続いてホウ素が半導体ブロックの表面に垂直方向および
横方向に打ち込まれる。それによりゲート領域の弱くド
ープされた部分２が形成される。
横方向に打ち込まれる。それによりゲート領域の弱くド
ープされた部分２が形成される。
それに続いて、同一のマスクにより、ソース領域３を形
成するヒ素が注入される。その後にゲート酸化物および
多結晶シリコンの上に中間酸化物７が析出される。ソー
ス領域の範囲内に層５および７は開口１３を設けられる
。その上にホトラック層１８がおかれる。ホトラック層
１８は、ソース領域の範囲内に開口１９が形成されるよ
うに構造化される。開口１９は一般に開口１３よりも小
さくてよい。
成するヒ素が注入される。その後にゲート酸化物および
多結晶シリコンの上に中間酸化物７が析出される。ソー
ス領域の範囲内に層５および７は開口１３を設けられる
。その上にホトラック層１８がおかれる。ホトラック層
１８は、ソース領域の範囲内に開口１９が形成されるよ
うに構造化される。開口１９は一般に開口１３よりも小
さくてよい。
ホトラック層１日の開口１９を通じていま１つの接触孔
８がエツチングされる（第３図）、このエツチングは、
接触孔の底２０がｐｎ接合１４の高さまたはその少し下
に位置するまで継続される。
８がエツチングされる（第３図）、このエツチングは、
接触孔の底２０がｐｎ接合１４の高さまたはその少し下
に位置するまで継続される。
接触孔８は半導体ブロック１のなかへ先細りの断面積を
有してよい、接触孔８のエツチングの後に第２の注入が
たとえば同しくホウ素により行われる。ドーピング濃度
はここでたとえば３０ｋｅＶの注入エネルギーにおいて
７Ｘ１０”ないし５×１０”／ｃ−であってよい、第２
のホウ素注入によりゲート８５域の強くドープされた部
分９が接触孔８の底２０に発生される。接触孔が先細り
の断面積を有するならば、ホウ素はその壁にも注入され
る。その場合、強くドープされた部分９は、第４図に示
されているように鉢の形状を有し、その底は曲率半径ｒ
１でその壁に移行する。注入ドーピング濃度はヒ素注入
のそれよりも著しく低い、従ってソース領域３はほぼ不
変にとどまる。注入された層は打ち込まれず、従ってゲ
ーＤＮ域の部分２よりも著しく薄い０部分９の注入は部
分的に部分２においてまたそれを通して行われるので、
画部分は電気的にも互いに接続されている。
有してよい、接触孔８のエツチングの後に第２の注入が
たとえば同しくホウ素により行われる。ドーピング濃度
はここでたとえば３０ｋｅＶの注入エネルギーにおいて
７Ｘ１０”ないし５×１０”／ｃ−であってよい、第２
のホウ素注入によりゲート８５域の強くドープされた部
分９が接触孔８の底２０に発生される。接触孔が先細り
の断面積を有するならば、ホウ素はその壁にも注入され
る。その場合、強くドープされた部分９は、第４図に示
されているように鉢の形状を有し、その底は曲率半径ｒ
１でその壁に移行する。注入ドーピング濃度はヒ素注入
のそれよりも著しく低い、従ってソース領域３はほぼ不
変にとどまる。注入された層は打ち込まれず、従ってゲ
ーＤＮ域の部分２よりも著しく薄い０部分９の注入は部
分的に部分２においてまたそれを通して行われるので、
画部分は電気的にも互いに接続されている。
第１図は本発明による電力用ＭＯＳＦＥＴの断面図、第
２図ないし第４回は電力用ＭＯＳＦＥＴの半導体ブロッ
クの製造工程中の断面図である。 １・・・半導体ブロック ２・・・弱くドープされた部分 ３・・・ソース領域 ４・・・ソース側の表面 ５・・・ゲート酸化物 ６・・・ゲート電極 ７・・・中間酸化物 ８・・・接触孔 ９・・・強くドープされた部分 １０・・・ソース１ｉ極 １１・・・ドレイン領域 １２・・・ドレイン′ｒｌ橿 １３・・・開口 １４．１５・・・ｐｎ接合 １８・・・ホトラック層 １９・・・開口
２図ないし第４回は電力用ＭＯＳＦＥＴの半導体ブロッ
クの製造工程中の断面図である。 １・・・半導体ブロック ２・・・弱くドープされた部分 ３・・・ソース領域 ４・・・ソース側の表面 ５・・・ゲート酸化物 ６・・・ゲート電極 ７・・・中間酸化物 ８・・・接触孔 ９・・・強くドープされた部分 １０・・・ソース１ｉ極 １１・・・ドレイン領域 １２・・・ドレイン′ｒｌ橿 １３・・・開口 １４．１５・・・ｐｎ接合 １８・・・ホトラック層 １９・・・開口
Claims (1)
- 【特許請求の範囲】 １）各々少なくとも１つのドレイン領域、１つのソース
領域、１つのソース電極、１つのゲート電極および１つ
のゲート領域を有する半導体ブロックを有する電力用Ｍ
ＯＳＦＥＴであって、ゲート領域がソース領域（３）に
設けられている接触孔（８）によりソース電極（１０）
と接触している強くドープされた部分（９）と、この強
くドープされた部分（９）と結び付いておりゲート電極
（６）の下まで達する弱くドープされた部分（２）とを
有する電力用ＭＯＳＦＥＴにおいて、接触孔（８）が弱
くドープされた部分（２）を通っており、ゲート領域の
強くドープされた部分（９）が少なくとも接触孔の底（
２０）においてドレイン領域（１１）のなかに埋め込ま
れており、その際ゲート領域の強くドープされた部分（
９）とドレイン領域（１１）との間のｐｎ接合（１５）
が半導体ブロック（１）の表面（４）に対して垂直に第
１の曲率半径（ｒ１）を有するプロフィルを示し、弱く
ドープされた部分とゲート電極（６）の下のドレイン領
域（１１）との間のｐｎ接合（１４）が前記表面に対し
て垂直に第２の曲率半径（ｒ２）を有するプロフィルを
示し、また第１の曲率半径が第２の曲率半径よりも小さ
いことを特徴とする電力用ＭＯＳＦＥＴ。 ２）第１の曲率半径（ｒ１）が第２の曲率半径（ｒ２）
の１／５ないし１／１０であることを特徴とする請求項
１記載の電力用ＭＯＳＦＥＴ。 ３）接触孔（８）が弱くドープされた部分（２）と同様
の深さであり、その断面積が半導体ブロック（１）のソ
ース側の表面（４）から出発して先細りであり、またゲ
ート領域の強くドープされた部分（９）が接触孔（８）
の壁および底（２０）のなかに埋め込まれていることを
特徴とする請求項１記載の電力用ＭＯＳＦＥＴ。 ４）強くドープされた部分（９）がイオン注入により形
成されていることを特徴とする請求項３記載の電力用Ｍ
ＯＳＦＥＴ。 ５）強くドープされた部分とドレイン領域との間のｐｎ
接合が、弱くドープされた部分とドレイン領域との間に
位置するｐｎ接合（１４）よりも半導体ブロックの表面
（４）から離されていることを特徴とする請求項１記載
の電力用ＭＯＳＦＥＴ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3908465 | 1989-03-15 | ||
| DE3908465.5 | 1989-03-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02267944A true JPH02267944A (ja) | 1990-11-01 |
Family
ID=6376416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2060882A Pending JPH02267944A (ja) | 1989-03-15 | 1990-03-12 | 電力用ｍｏｓｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0387917A3 (ja) |
| JP (1) | JPH02267944A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
| CA1216968A (en) * | 1983-09-06 | 1987-01-20 | Victor A.K. Temple | Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short |
| US4682405A (en) * | 1985-07-22 | 1987-07-28 | Siliconix Incorporated | Methods for forming lateral and vertical DMOS transistors |
-
1990
- 1990-03-12 JP JP2060882A patent/JPH02267944A/ja active Pending
- 1990-03-13 EP EP19900105744 patent/EP0387917A3/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0387917A3 (de) | 1990-12-12 |
| EP0387917A2 (de) | 1990-09-19 |
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