JPH02268010A - Ｍｏｓトランジスタを用いた定電流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＭＯＳトランジスタを用いた定電流回路に関し
、より詳細には、ＭＯＳトランジスタを用いた定電流回
路の電流値の安定性の改善にするものである。

［従来技術］ 従来のＭＯＳトランジスタを用いた定電流回路としては
、ＭＯＳトランジスタの閾値電圧を用いたものや、サイ
ズが同じで異なる種類のＭＯＳｌ−ランジスタ（デイプ
レッションとエンハンスメント）の閾値電圧の差を利用
したものが知られていた。

第３図は、ＭＯＳトランジスタの閾値電圧を用いた従来
の定電流回路の一例を示す図である。図において、１は
電源、２，３．７はＰチャネルＭＯＳｌ−ランジスタ、
４．５はＮチャネルＭＯＳトランジスタ、６は抵抗であ
る。

また、第４図はサイズが同じで異なる種類のＭＯＳトラ
ンジスタ（デイプレッションとエンハンスメント）の闇
値電圧の差を利用した従来の定電流回路の一例を示す図
である。図において、１は電源、２，３はＰチャネル間
Ｏｓトランジスタ、４は差動増幅器である。

［発明が解決しようとする課題］ しかし、閾値電圧を用いた従来の定電流回路は、リファ
レンスとしているトランジスタの闇値電圧が温度やトラ
ンジスタのバイアス条件、トランジスタの製造プロセス
の変動等によって大きく変化するため、設定した定電流
の値のバラツキがかなり大きくなってしまうという課題
を有していた。

また異なる種類のＭＯＳトランジスタの閾値電圧の差を
利用した従来の定電流回路は、その電流の設定値のバラ
ツキは小さいものの、エンハンスメントとデイプレッシ
ョンという２　ｆｆｉ類のトランジスタが必要な事から
、製造コストの点で不利であるという課題を有していた
。

［課題を解決するための手段コ 本発明の要旨は、第１導電型を有する第１のＭＯＳｌ−
ランジスタと、 該第１のＭＯＳトランジスタとは長さ（Ｌ）と幅（Ｗ）
の比が異なる、第１導電型を有する第２のＭＯＳトラン
ジスタと、 第２導電型を有する第３のＭＯＳトランジスタと、 第２導電型を有する第４のＭＯＳトランジスタと、 抵抗素子と、 を有し、 前記第３のＭＯＳｌ−ランジスタのゲートと前記第４の
ＭＯＳトランジスタのゲートとが電気的に接続され、か
つ、前記第３のＭＯＳトランジスタのソースと前記第４
のＭＯＳトランジスタのソースとが電気的に接続されて
、該第３のＭＯＳトランジスタのゲートと該第４のＭＯ
Ｓｌ−ランジスタのゲートとがカレントミラー回路を構
成し、前記第１のＭＯＳトランジスタのゲートと前記第
２のＭＯＳトランジスタのゲートとが電気的に接続され
、前記第１のＭＯＳトランジスタのドレインと前記第２
のＭＯＳトランジスタのドレインとが電気的に接続され
、かつ、前記第１ＭＯＳトランジスタのソースと前記第
２のＭＯＳトランジスタのソースとが、前記抵抗素子を
介して電気的に接続されていることを特徴とする、ＭＯ
Ｓトランジスタを用いた定電流回路に存在する。

［作用］ 本発明によれば、上述の回路構成を採ることにより、前
記第１のＭＯＳトランジスタのドレイン電流および前記
第２のＭＯＳトランジスタのドレイン電流を閾値電圧に
依存しないようにすることができるので、周囲温度やト
ランジスタのバイアス条件、トランジスタの製造プロセ
スの変動による定電流の値のバラツキを小さくすること
ができる。

また、一種類のＭＯＳトランジスタにより構成されてい
るので、低コストで生産可能である。

［実施例］ （実施例１） 第１図は本発明の一実施例を示す回路図である。図にお
いて、１は電源、２，３．７はＰチャネルＭｏｓトラン
ジスタ、４，５はＮチャネルＭＯＳｌ−ランジスタ、６
は抵抗である。

ＰチャネルＭＯＳｌ−ランジスタ２．３は、同一の長さ
と幅の比を有するものであり、同じ大きさのドレイン電
流を流すカレントミラーの構成となフている。また、Ｎ
チャネルＭＯＳｌ−ランジスタ４のＬとＷの比とＮチャ
ネルＭＯＳｌ−ランジスタ５のＬとＷの比とは異なる値
となっている。

ここで、ＮチャネルＭＯＳトランジスタ４゜５のゲート
・ソース間電圧をそれぞれＶ。Ｓ４　＋Ｖ　Ｏ５！ｔと
し、閾値電圧をＶｔとすると、飽和領域におけるトレイ
ン電流は次式（１）　、　（２）のように表わされる。

ここで、上述のように、ＮチャネルＭＯＳトランジスタ
４および５のドレイン電流の電流値は同じであり、とも
にＩ。とした。

Ｔｏ　−（ｋ／２）　（Ｗ／Ｌ）４（Ｖａｓ４−Ｖｔ）
　　　　　・・・（１）Ｔｏ　−（ｋ／２）　（Ｗ／Ｌ
）ｓ（Ｖａｓｓ−Ｖｔ）　　　　　−（２）但し、（Ｗ
／Ｌ）４はＮチャネルＭＯＳトランジスタ４の長さしと
幅Ｗの比であり、（Ｗ／Ｌ）５はＮチャネルＭＯＳトラ
ンジスタ５のＬとＷの比である。また、ｋ＝μ・ｎ−Ｃ
ｏｘであり、μｎは電子移動度、Ｃｏｘはゲート酸化膜
容量、ｎは（Ｗ／Ｌ）４と（Ｗ／Ｌ）Ｓの比、すなわち
（Ｗ／Ｌ）ｓ　・ｎ（Ｗ／Ｌ）４・・・（３）である。

さらに、ＮチャネルＭＯ３トランジスタ４のゲート・ソ
ース間電圧Ｖ。、４とＮチャネルＭＯＳトランジスタ５
のゲート・ソース間電圧Ｖ６３．との間には、次式の関
係が成り立つ。

ＭＯＳ４　＝　Ｖａｓ５＋　ＴＤ・Ｒ−（４）ここで、
（４）式と（３）式を（１）式および（２）式に代入し
、ｋ　（Ｗ／Ｌ）４　＝に’　を用いると、以下に示す
（５）式および（６）式が得られる。

ｖｏｓｓ　−Ｖｔ　−（１，／ｎｋ’ν″・・・（５）
Ｉｏ　＝　ｋ’（Ｖａｓｓ　−Ｖｔ　＋　Ｉｏ・Ｒ）２
”’　　（６）（５）式を（６）式に代入し、整理する
とＩＩ、（（１／ｎ−１）＋２Ｒ・（ｋ’／ｎ）　””
ＩＤ”２＋に’Ｒ２１ｏ）　−０（７）式を満たすＩ。

の値は、φまたは、（８）式を満たすＩｏの値となる。

（１／ｎ−１）＋２Ｒ・（ｋ’／ｎ）”’・１．”’＋
に’Ｒ’Ｉｏ−０・（８）（８）式を見ると、ＩｏはＲ
，ｎ、ｋ“によって決定される。すなわち、ドレイン電
流■。は、電源電圧や変動要素の多いＶｔに依存しない
ことがわかる。またＲ、ｎ、に″とも製造プロセスにお
いて比較的値の変動を小さくする事が可能であるので設
定電流値のバラツキの小さい定電流回路の実現が可能と
なる。なお、本実施例定電流回路にスタートアップ回路
を付加することにより、もう１つのＩＯの解であるφの
状態を回避することができる。

（実施例２） 第２図は本発明の第２の実施例を示す回路図である。図
において、１は電源、２．３はＰチャネルＭＯＳトラン
ジスタ、４，５，７°はＮチャネルＭＯＳトランジスタ
、６は抵抗である。ＮチャネルＭＯＳトランジスタ４の
ＬとＷの比とＮチャネルＭＯＳトランジスタ５のＬとＷ
の比とは異なる値となっている。

このような定電流回路によっても、ＮチャネルＭＯＳト
ランジスタ４のドレイン電流およびＮチャネルＭＯＳト
ランジスタ５のドレイン電流を闇値電圧Ｖｔに依存しな
いようにすることができる。

［発明の効果コ 以上説明したように、本発明によれば、少ない素子数で
、電源電圧やトランジスタのバイアス条件、製造プロセ
スの変動、温度による影響のほとんどない定電流回路を
提供することができる。

従って本発明によれば、消費電流、回路動作および性能
の安定性に優れた集積回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は本発
明の第２の実施例を示す回路図、第３図はＭＯＳトラン
ジスタの閾値電圧を用いた従来の定電流回路の一例を示
す図、第４図はサイズが同じで異なる種類のＭＯＳトラ
ンジスタの閾値電圧の差を利用した従来の定電流回路の
一例を示す図である。 １・・・電源、２．３・・・ＰチャンネルＭｏｓトラン
ジスタ、４．５・・・ＮチャンネルＭＯＳトランジスタ
、Ｒ・・・抵抗。 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 　第１導電型を有する第１のＭＯＳトランジスタと、 該第１のＭＯＳトランジスタとは長さ（Ｌ）と幅（Ｗ）
   の比が異なる、第１導電型を有する第２のＭＯＳトラン
   ジスタと、 第２導電型を有する第３のＭＯＳトランジスタと、 第２導電型を有する第４のＭＯＳトランジスタと、 抵抗素子と、 を有し、 前記第３のＭＯＳトランジスタのゲートと前記第４のＭ
   ＯＳトランジスタのゲートとが電気的に接続され、かつ
   、前記第３のＭＯＳトランジスタのソースと前記第４の
   ＭＯＳトランジスタのソースとが電気的に接続されて、
   該第３のＭＯＳトランジスタのゲートと該第４のＭＯＳ
   トランジスタのゲートとがカレントミラー回路を構成し
   、前記第１のＭＯＳトランジスタのゲートと前記第２の
   ＭＯＳトランジスタのゲートとが電気的に接続され、前
   記第１のＭＯＳトランジスタのドレインと前記第２のＭ
   ＯＳトランジスタのドレインとが電気的に接続され、か
   つ、前記第１ＭＯＳトランジスタのソースと前記第２の
   ＭＯＳトランジスタのソースとが、前記抵抗素子を介し
   て電気的に接続されていることを特徴とする、ＭＯＳト
   ランジスタを用いた定電流回路。