JPH02268280A - 高速集積回路試験方法及び装置 - Google Patents

高速集積回路試験方法及び装置

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JPH02268280A
JPH02268280A JP2044293A JP4429390A JPH02268280A JP H02268280 A JPH02268280 A JP H02268280A JP 2044293 A JP2044293 A JP 2044293A JP 4429390 A JP4429390 A JP 4429390A JP H02268280 A JPH02268280 A JP H02268280A
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Hugh W Littlebury
ハフ・ダブリュー・リトルバリー
Mavin C Swapp
マービン・シー・スワップ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 発明の背景 本発明は、一般的には、自動化されたディジタルテスト
システムに関する。さらに具体的には、本発明はテスト
データ及び応答データをテスト中の回路の各々の端子に
接続されたデータ記憶手段に対して負荷及び検索するた
めの高速集積回路試験方法及び装置に関する。
〔従来の技術〕
電子回路を製造する上において決定的に重要なる工程は
、実際の使用状態に極めて近い条件においてこれらの電
子回路をテストすることである。
回路は複雑になればなるほど、より数多くのピン数とよ
り高速な動作速度とを必要とするため、“現行のテスト
装置で回路をテストすることは困難に或いは不可能にな
る。高信頼性を必要とする電子回路はそれらが実際に使
用される数１００　ＭＨｚのクロック速度でテストされ
ることが特に重要である。従って、テスト手段をさらに
高速化する方法が新しい回路の要求に見合うようにする
ための努力において開発されてきた。
特に関心のある１つの領域は、回路端子を刺激しまたモ
ニタ（監視）するドライバ及びコンパレータに対する及
びそれらからのテスト信号を伝達することである。テス
ターは通常ドライバ及びコンパレータに接続される多重
（マルチ）強制及び計測回路（ｍｕｌｔｉｐｌｅ　ｆｏ
ｒｃｅ　ａｎｄ　ｍｅａｓｕｒｅ　ｃｉｒｃｕｉｔｓ）
を具備し、ここで各々の強制及び計測回路はテスト中の
回路の１つの端子に専用とされている。テスト信号のパ
ターン即ち、テストベクトルはまた１つの端子に専用と
されるピンメモリ内に記憶される。このピンメモリはテ
スト中の回路の動作速度において記憶されたテスト信号
を供給することができなければならない。テストパター
ンは、通常はピンメモリよりも遅い速度で動作する大容
量記憶手段からピンメモリに対して負荷されている。
−度、ピンメモリに対して負荷されると、テストベクト
ルは高速度で回路端子に対して印加される。
しかしながら、非常に多数のピンを有する回路に対して
、強制及び計測回路とピンメモリと及び各々の端子に対
するピン電子回路（部品）とを繰返して配置することは
経済的に非常に高価となる。
また、ピン電子回路（部品）の電力需要も過剰なものと
なり精巧かつ高価な回路冷却技術を必要とする。結局最
終的に、このような非常に多数のピン電子回路（部品）
に対して必要とされる空間的なスペースはテストされる
べき回路スペースを禁止的にし、従ってテストされるべ
き回路のスペースをより小さなものとしている。
回路がより複雑化され端子ピンの数が増加するにつれて
、製造業者達は回路端子の数よりも少ないテストチャネ
ルを具備するテスト装置を所有する現状を見出すに致っ
ている。このことは１つの端子以上をサポート支持する
ためにテストチャネルが多重化されることが必要である
こと、或いは新しい装置で置換されるべきであるという
ことを要求することになる。多重化方式はあまりにも動
作速度が遅くかつ完全に回路をテストするための能力を
制限する。より数多くのテストチャネルを有する新しい
装置は著しく高価であり、製造業者達が最初に回路を生
産する時には通常は市販されていない。従って、高速度
でテストする能力を維持しつつ、各々のテストチャネル
で１つの回路端子以上をサポート支持することができる
ならば、その装置はより効率的に使用されうろことにな
る。
〔発明が解決しようとする課題〕
従って、本発明の目的の１つは、最少数の部品点数を使
用してテスタとテスト中の論理回路との間でデータを伝
達（転送）するための高速集積回路試験方法及び装置を
提供することである。
本発明の更に別の目的の１つは、最小コストでテスタと
テスト中の論理回路との間でデータを伝達（転送）する
ための高速集積回路試験方法及び装置を提供することで
ある。
本発明の更に別の目的の１つは、テスト中の回路の動作
速度と実質的に同じ速さで信号の伝達が可能な、テスタ
とテスト中の論理回路との間でデータを伝送するための
高速集積回路試験方法及び装置を提供することである。
本発明の更に他の目的の１つは、テストチャネル当り１
つの回路端子以上をサポート支持できるテスタとテスト
中の回路との間でデータを伝達（転送）するための高速
集積回路試験方法及び装置を提供することである。
本発明の更に他の目的の１つは、論理回路の設計上にお
いて何ら限定を加えることのない、テスタとテスト中の
論理回路との間でデータを伝達（転送）するための高速
集積回路試験方法及び装置を提供することである。
〔課題を解決するための手段〕
一産訓Ｆと４旬− 本発明の上記及び他の目的及び利点は、マルチ−チャネ
ルテスタとテスト中の論理回路との間でデータを伝達す
るための高速集積回路回路試験装置を提供することによ
って達成される。該論理回路は複数の端子即ちピンを有
する。本装置はテスタの１つのテストチャネルとピンメ
モリとの間、またはそのピンメモリと端子との間でシリ
アルデータを選択的に伝達することができ、しかも本装
置は刺激データを入力ピンに接続されたピンメモリ内に
記憶しまた応答データを出力ピンに接続されたピンメモ
リ内に記憶する。本装置はシリアル形式で接続されたピ
ン電子回路（部品）の多数のセットを含み、各々のテス
トチャネルに対して多数の論理回路端子をサポート支持
することを可能にする。
〔概要〕
多数ピン論理集積回路（ｈｉｇｈ　ｐｉｎ　ｃｏｕｎｔ
　ｌｏｇｉｃｃｉｒｃｕｉｔｓ）の高速ディジタルテス
トにおいて使用するための装置が提供されている。ここ
では、複数の端末電子ユニッ［１２）がお互いに直列（
シリアル）に接続されておりまたマルチ−チャネルテス
タの１つのチャネル（１３）に対して接続されている。
各々の端末電子ユニット１乃は第１の動作モードにおい
てテストチャネルからのテストベクトルを記憶し、かつ
第２の動作モードにおいてテスト中の回路にテストベク
トルを高速度で印加する。各々のピン電子（回路）ユニ
ットはまたテスト中の回路からの応答データを記憶でき
る。
〔実施例〕
第１図は本発明の１つのセグメントを構成するために直
列（シリアル）に結合された多数の端末電子ユニット１
２を図示する。コンピュータと、テストパターン及び予
想出カバターンを記憶する大容量記憶手段と、及び実際
の出カバターンを予想出カバターンと比較するための手
段とから構成されるマルチ−チャネルディジタル回路テ
スタ（図示されていない）は、１つのテストチャネルの
強制ライン１４上シリアル刺激データを提供し、かつ、
そのテストチャネルの応答ライン１３上のシリアル応答
データを分析する。シリアル刺激データは、論理刺激の
パターンから構成されており、これはまたテストベクト
ルと呼ばれている。テストベクトルは数１０００ビツト
のデータを含むことも可能であり、テスト中の論理回路
の各々の端子２８に印加され、その論理回路出力に出カ
バターンを発生させる。その出カバターン、即ち応答ベ
クトルはその後、応答ライン１３上のテスタにシリアル
に送られる。
従来技術としてのテスタにおいては、各々のテストチャ
ネルは単一の論理回路出力２８に接続されている。本発
明においては、セグメント１１はその１つのテストチャ
ネルの強制ライン１４及び応答ライン１３に接続されて
いる。望ましい実施例において、セグメント１１はその
テスタにおいて与えられている各々のテスタチャネルに
対して存在している。部分的なテストベクトルは強制ラ
イン１４上のセグメント１１に対して送られて第１端末
電子ユニツト１２ａに送られる。端末電子ユニットは互
いに接続されかつスキャンパス（ｓｃａｎ　ｐａｔｈ）
２９によってテストチャネルへ接続されている。回路が
データ伝送モードにある時、端末電子ユニット１２は部
分的なテストベクトルの第１ビツトが最後の端末電子ユ
ニット１２にシリアルに到達するまで各々の端末電子ユ
ニット１２を介して、その部分的なテストベクトルを通
過する様に構成されている。部分的なテストベクトルに
おける論理データのグループをワード（ｗｏｒｄｓ）と
して特徴づけることは有用なことである。後述されるよ
うにワード長は端末電子ユニットによって決定される。
各々のワードは第１端末電子ユニツト１２ａに入りかつ
第１のワードが最後の端末電子（回路）ユニット１２ｎ
に到着するまで、シリアルに１２ｂ、　１２ｃ等へと通
過する。いかなる数の端末電子ユニット１２をもシリア
ルに接続可能であり、その正確な構成は使用されるテス
タ及びテスト中の回路の端子数によって決定される。例
えば、６４チヤネルのテスタの各々のチャネルが１６個
の端末電子ユニット１２を含むならば、そのテスターは
１０２４個の端子２８を有する回路をサポート支持する
であろう。部分的なテストベクトルがセグメント１１に
負荷された後、各々の端末電子ユニット１２は、当の端
末電子ユニットが現在含んでいるその部分的なテストベ
クトルのワードを記憶する。−度、部分的なテストベク
トルが記憶されたならば、同様にして、新しい部分的な
テストベクトルがそのセグメントに負荷される。
このプロセスは、テスタからの全テストベクトルが複数
の端末電子ユニット１２内に記憶されるまで繰返される
。
第２は単一の端末電子ユニット１２のブロック図を図示
する。テスタセグメント１１がデータ伝送モードにある
時、シリアルデータはマルチプレクサ２１に入り、これ
はシフトレジスタ２２に接続される。
シフトレジスタ２２はコントロールロジック２６によっ
て制御され、しかもデータ伝送モードにおいて、テスタ
の大容量記憶手段と互換性のあるレートでクロックされ
る。これは約２０ＭＨｚである。部分的なテストベクト
ルはシフトレジスタ２２を介してシフトされ、マルチプ
レクサ２３を介して出力され、これは、同様の隣接する
端末電子ユニット１２のマルチプレクサ２１に接続され
ている。シフトレジスタ２２はいかなる数のビット幅で
あってもよく、ビット数はワード長と等しい。望ましい
実施例においては、シフトレジスタ２２は１６ビツトシ
フトレジスタである。部分的なテストベクトルにおける
最後のワードは第１のピン端末電子ユニット１２ａのシ
フトレジスタ２２にシフトされた後、双方向ラッチ２４
は、アドレス可能なピンメモリ２５内にそのワード（ｗ
ｏｒｄ）を記憶するために起動される。ピンメモリ２５
はコントロールロジック２６によって制御され、リード
／ライト制御及びアドレス選択バスによって制御される
。ピンメモリ２５は単一のアドレスが完全なるテストワ
ードを含むように構成されている。従って、各々のピン
端末電子ユニット１２は、テスト中の回路の単一の端子
２８に結合されたピンメモリ２５内に部分的なテストベ
クトルの内の１つのワード（ｗｏｒｄ）を記憶する。こ
のプロセスはテストベクトルが完全にピンメモリ２５へ
伝送されるか、或いはピンメモリ２５が充満されるまで
繰返される。各々のピンメモリ２５はコントロールロジ
ック２６のアドレス能力及びメモリの記憶の有効性と速
度の面における実用的な性能によって、その大きさは制
限されている。典型的にはピンメモリ２５は８Ｋから６
４にビットもしくはそれ以上の記憶容量があってもよい
。データ伝送モードにおいて、データはテスタから各々
のピン端末電子ユニット１２を通って、しかもスキャン
パス２９を介してテスタに戻る。スキャンパス２９はテ
スタの各々のチャネルに対して存在する。
全てのテストベクトルがピンメモリ２５内に記憶された
後、該装置は実行モード（ｒｕｎ　ｍｏｄｅ）に置かれ
る。実行モードにおいては、第１のマルチプレクサ２１
及び第２のマルチプレクサ２３はコンパレータ３０及び
ドライバ２７にそれぞれ接続され、またスキャンパス２
９は使用不能（ｄｉｓａｂｌｅ）にされる。コントロー
ルロジック２６は選択的ピンメモリ２５にアドレスし、
ピンメモリ２５をリードモードに置（。
双方向ラッチ２４は記憶されたテストベクトルの１ワー
ド（語）をパラレルの形式でシフトレジスタ２２に与え
る。シフトレジスタ２２は高速度でクロックされ、記憶
されたテストデータをドライバ２７に伝送する。ドライ
バ２７は記憶されたテストパターンに対応する論理信号
のパターンを端子２８に供給する。記憶されたテストベ
クトルの各々のワード（語）がシフトレジスタ２２から
シフト出力された後、コントロールロジック２６はピン
メモリ２５の中に新しいメモリ番地をアドレスし、従っ
てピンメモリ２５が使い尽される（ｅｘｈａＩＪｓｔ）
まで新しいワード（語）をシフトレジスタ２２に与える
。この様にして、シフトレジスタ２２からの出力信号の
周波数はピンメモリ２５の速度によっては制限されない
。
ドライバ２７は通常論理高電圧及び論理低電圧を端子２
８に結合させる手段と、及び信号の形状及びタイミング
を精密に制御するために信号をフォーマットする手段と
を含む。望ましい実施例においては、１６ビツトシフト
レジスタ２２はピンメモリ２５よりも１６倍も速い速度
で動作し、また出力信号は８００Ｍ＆までの高速度で動
作可能であるが、一方メモリの方はわずかに５０Ｍ　）
ｔｚで動作するだけである。
従って、このことからピンメモリ２５はずっと大容量に
なることが可能であるし、かつあまり高価でない部品に
て作成できることになる。
端子２８が１つの出力であるならば、そのテストベクト
ルは何ら刺激情報を含まず、またドライバ２７は端子２
８へ論理信号を供給しない。何ら論理信号が端子２８上
に供給されない時には、コンパレータ３０は端子２８上
の出力電圧を検出し、検出された電圧に対応する信号を
マルチプレクサ２１に出力する。連続的なシリアル出力
データのグループは出力ワード（語）と呼ばれ、また連
続的なワード（語）は応答ベクトルを形成するために組
み合わされる。
その応答ベクトルは、全ての応答ワード（語）がシフト
レジスタ２２内に含まれるまで、シフトレジスタ２２ヘ
シフトされ、その時双方向ラッチ２４は起動され、そし
てピンメモリ２５はライトモード（ｗｒ　ｉｔｅ　ｍｏ
ｄｅ）に置かれる。応答ベクトルは従ってシフトレジス
タ２２からピンメモリ２５へ伝送される。
コントロールロジック２６は各々の端末電子ユニット１
２の間で同期されているということに注意して下さい。
テスト中の回路は複数の端末２８を含み、テスト中の回
路は構成に依存する入力または出力である。ピンメモリ
２５は単一のシフトレジスタ２２から双方向的に負荷さ
れることから、端末電子ユニット１２は、最少の部品点
数で入力または出力のいづれかをサポート支持する。コ
ントロールロジックは同期化されていることから、テス
トベクトルがテスト中の回路の入力ピン端子２８へ読み
出されている一方で、応答ベクトルは同時に、別のピン
端末電子ユニット１２の出力ピン端子２８から記録され
ている。いかな形式（状）または構成の回路も、従って
記憶されたテストベクトルを単純に修正・変更すること
によって本発明の装置を用いて２スト可能である。
結局、ピンメモリ２５は各々の入力端子２８において使
い尽されるであろう。そして、各々の出力端子２８にお
いて充満されるであろう。このことが生ずる時、該セグ
メントは再びデータ伝送モードに置かれ、またスキャン
パス２９はドライバ２７及びコンパレータ３０が切断さ
れている間中イネーブルにされる。このモードにおいて
は、マルチプレクサ２１及び２３は互いに隣接する端末
電子ユニット１２に接続され、しかもピンメモリ２５に
おける応答ベクトルはシフトレジスタ２２へ転送され、
またマルチプレクサ２３を通してシフト出力される。セ
グメントｌｌ内の最後の端末電子ユニット１２ｎにおい
て、データは応答ライン１３上のテスタへ伝送出力され
る。その応答ベクトルは、そこでテスタ中の予想パター
ンと比較され故障か／正常か（ｆａｉｌ／ｐａｓｓ）の
決定がなされる。
前述の如く、マルチ−チャネルディジタル回路テスタと
テスト中の回路との間でデータを伝達するための改良さ
れた高速集積回路試験方法及び装置が提供された。ここ
で本装置はテスト中の回路の各々の端子に対してできる
だけ少ない部品点数を使用し、結果としてより低コスト
のテスタを実現している。テスト中の回路の複数の端子
を単一のテストチャネルでテストすることが可能であり
、一方散１００Ｍ　Ｈｚの試験速度を達成しており、し
かもテスト中の論理回路に対して何の設計制限も加える
ものではないということも理解されるであろう。
本発明の実施態様を以下に列記する。
■、　各々のセグメントは１６個の端子と１６個の端末
電子ユニットから構成されることを特徴とする特許 装置。
２、　メモリ手段は８Ｋから６４にビットの記憶容量を
含むことを特徴とする前記特許請求の範囲第ｌ項記載の
高速集積回路試験装置。
３、　コンバータ手段はシフトレジスタであることを特
徴とする前記特許請求の範囲第１項記載の高速集積回路
試験装置。
４、　入力端子を刺激する手段は更に端子への論理高電
圧と論理低電圧をスイッチングする手段と刺激信号の形
状とタイミングをフォーマットと正確に制御する手段と
を含むことを特徴とする前記特許請求の範囲第１項記載
の高速集積回路試験装置。
５、　第１の動作モードにおいては約２０ＭＨｚで動作
し、かつ第２の動作モードにおいては８００Ｍ　Ｈｚま
で動作することを特徴とする前記特許請求の範皿第１項
記載の高速集積回路試験装置。
６、６４個の電子回路セグメントを更に含み、１０２４
個の端子を含む回路をテストすることができることを特
徴とする前記実施態様項第１項記載の高速集積回路試験
装置。
７、　各々ののセグメントは１６個の端子と１６個の端
末電子ユニットを含むことを特徴とする前記特許請求の
範囲第２項記載の高速集積回路試験装置。
８、　メモリ手段は８Ｋから６４にビットの記憶容量を
有することを特徴とする特許 ２項記載の高速集積回路試験装置。
９、　コンバータ手段は１６ビツトシフトレジスタであ
ることを特徴とする前記実施態様第７項記載の高速集積
回路試験装置。
１０、第１のデータパスは約２０Ｍ　Ｈｚで動作しかつ
第２のデータパスは８００ＭＨｚまで動作することを特
徴とする前記特許請求の範囲第２項記載の高速集積回路
試験装置。
【図面の簡単な説明】
第１図は単一のテスタチャネルに直列に接続されたテス
ト電子回路（部品）の１つのセグメントのブロック図を
図示し、また、 第２図は単一の端末電子ユニットのブロック図を図示す
る。 １１−・・セグメント、１２．　１２ａ　、　１２ｂ　
、　１２ｃ　、　１２ｎ　一端末電子（回路）ユニット
、１３・・・応答ライン、ｌ４・・・強制ライン、２ｌ
・・・第１のマルチプレクサ、２２・・・シフトレジス
タ、２３・・・第２のマルチプレクサ、２４・・・双方
向ラッチ、２５・・・ピンメモリ、２６・・・コントロ
ールロジック、２７−・・ドライバ、２８．２８ａ，２
８ｂ，２８ｃ，２８ｎ・・・（論理回路ピン）端子、２
９・・・スキャンパス（ｓｃａｎｐａｔｈ）、３０・・
・コンパレータ

Claims (3)

    【特許請求の範囲】
  1. （１）マルチ−チャネルテスタとテスト中の論理回路と
    の間でテストデータと応答データを伝達する装置であっ
    て、該装置は複数の動作モードの内の１つの動作モード
    にて動作の可能であり、該論理回路は複数の端子を有し
    、前記複数の端子の内の各々の端子は論理回路の構成に
    依存する１つの入力もしくは１つの出力であり、前記装
    置は、複数の電子回路セグメントを含み、各々のセグメ
    ントはマルチ−チャネルテスタの１つのテストチャネル
    に接続されており、ここでテストチャネルはセグメント
    に対してシリアル刺激データを与えかつ該セグメントか
    らのシリアル応答データを分析し、各々のセグメントは
    更に複数の類似の端末電子ユニットを含み、各々の端末
    電子ユニットは１つの端子結合されてかつ互いにシリア
    ルに結合されており、端末電子ユニットは更に、刺激デ
    ータ或いは応答データを記憶するメモリ手段と、メモリ
    手段へ或いはメモリ手段からデータを伝達する双方向ラ
    ッチと、メモリ手段からのパラレルデータをシリアルデ
    ータへ変換し、かつメモリ手段へ入るシリアルデータを
    パラレルデータに変換するコンバータ手段と、コンバー
    タ手段のシリアル入力に結合されてシリアルデータを選
    択し、該装置が第１の動作モードにある時隣接する端末
    電子ユニットからのデータが選択され、該装置が第２の
    動作モードにある時１つの端子からのシリアル応答デー
    タが選択される第１のマルチプレクサと、コンバータ手
    段のシリアル出力に結合されてシリアルデータを指向し
    、該装置が第１の動作モードにある時シリアルデータは
    １つの隣接する端末電子ユニットへ指向され、或いは該
    装置が第２の動作モードにある時１つの端子へ向けて指
    向される第２のマルチプレクサと、各々の入力端子を刺
    激し、第２のマルチプレクサからのシリアルデータによ
    って制御される手段と、各々の出力端子からのシリアル
    出力信号を検出しシリアル出力信号を第１のマルチプレ
    クサへ送出する手段とから構成される高速集積回路試験
    装置。
  2. （２）マルチ−チャネルテスタとテスト中の論理回路と
    の間でテストデータと応答データとを伝達する装置であ
    って、該装置は複数の動作モードの内の１つの動作モー
    ドにて動作可能であり、該論理回路は複数の端子を有し
    、前記複数の端子の内の各々の端子は論理回路の構成に
    依存する１つの入力もしくは１つの出力であり、前記装
    置は、複数の電子回路セグメントを含み、各々のセグメ
    ントはマルチ−チャネルテスタの１つのテストチャネル
    に接続されており、各々のセグメントは更に複数の類似
    の端末電子ユニットを含み、各々の端末電子ユニットは
    各々の端子に結合されてかつ互いにシリアルに結合され
    ており、端末電子ユニットは更に、刺激データ或いは応
    答データを記憶するメモリ手段と、メモリ手段へ或いは
    メモリ手段からデータを伝達する双方向ラッチと、メモ
    リ手段からのパラレルデータをシリアルデータへ変換し
    、かつメモリ手段へ入るシリアルデータをパラレルデー
    タに変換するコンバータ手段と、端末電子ユニットが２
    つの隣接する端末電子ユニットと通信することを可能に
    する第１のデータパスと、端末電子ユニットがテスト中
    の回路の端子と通信することを可能にする第２のデータ
    パスと、第１のデータパスと第２のデータパスとの間を
    選択する手段と、各々の入力端子を刺激しコンバータ手
    段からのデータによって制御される手段と、各々の出力
    端子からのシリアル出力信号を検出し、かつコンバータ
    手段へシリアル出力信号を送出する手段とから構成され
    ることを特徴とする高速集積回路試験装置。
  3. （３）論理回路を試験する方法であって、該論理回路は
    複数の端子を有し、複数の端子の内の各々の端子は論理
    回路の構成に依存する１つの入力もしくは１つの出力で
    あり、前記方法はマルチ−チャネルテスタを提供し、該
    マルチ−チャネルテスタの各々のチャネルはシリアル刺
    激信号で送出しかつシリアル応答信号を受信し、該マル
    チ−チャネルテスタは第１及び第２の動作モードで動作
    する工程であって、ここで第１の動作モードは更に、シ
    リアル刺激信号をマルチ−ビットワードに分解する工程
    と該ワードをパラレル刺激信号データへ変換する工程と
    パラレル刺激データを記憶する工程とを含み、第２の動
    作モードは更に、パラレル刺激データをシリアル刺激デ
    ータへ変換する工程とドライブ手段へデータを伝送する
    工程と端子をドライブ手段で刺激する工程とを含み、出
    力電圧を基準電圧と比較する工程と、応答信号を発生す
    る工程と、該応答信号を記憶する工程と、及び該応答信
    号をマルチ−チャネルテスタへ送出する工程とを含むこ
    とを特徴とする高速集積回路試験方法。
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