JPH02270333A - トランジスタ及びその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はバイポーラ・トランジスタ、更に具体的に云
えば、縦形ＰＮＰトランジスタ及びその製法に関する。

従来の技術及び問題点 エミッタ結合論理（ＥＣＬ）回路は、超高速回路用に半
導体業界で広く使われている。普通、この回路は実際の
論理スイッチングを行なう結合されたトランジスタの対
と、結合されたトランジスタの対に接続されていて、高
度のファンイン及び高度のファンアウト駆動能力が得ら
れる様に特定のゲートに余分の１ｌＩ８動を加えるエミ
ッタ・フォロワとを持っている。ＥＣＬは非常に性能の
高い論理形式であるが、ＥＣＬ回路は比較的多量の電力
を散逸し、それがパッケージに厳しい拘束を加えると共
に、システム内での回路の冷却の問題を生ずる。消費電
力を少なくすることができる１つの分野は、エミッタ・
フォロワの出力である。

ＥＣＬゲートは、その出力にエミッタ・フォロワ回路を
使っている為にすぐれた駆動能力を持っている。立上り
の変化の時、エミッタ・フォロワ・トランジスタが出力
線を積極的にプルアップし、その変化が負荷状態に比較
的［１されない様にする。然し、立下りの変化は、抵抗
のプルダウンによって制御される。立Ｆりの変化の間、
エミッタから電流を放出することが必要である。放出速
度は、回路の動作速度を大部分決定する。これは、１番
目のゲートが遮断されなければ、次のゲートを完全に作
動することができないからである。従って、速度が問題
になる場合、立下りの変化の速度を最大にすることが必
要である。立下りの下降速度を早める為の従来の標準的
な１つの方法は、エミッタに抵抗値の小さい抵抗を使う
ことであるが、この結果、抵抗が常にオンになっている
から、直流消費電力が非常に大きくなる。この消費電力
が熱を発生し、チップ上にとり得る集積の程度を制限す
る。従って、回路の速度と消費電力との間、即ち集積度
に兼合いがある。

ＭＣ３１５線路駆動器に対するモータローラ・データ・
シートでは、電流ミラー・ダイオードと共にＰＮＰトラ
ンジスタを使って、立）りの変化を早くする積極的なプ
ルダウン回路が設計されている。この回路は直流消費電
力がずっと少なく、立下りの変化の間、ＰＮＰトランジ
スタがサージ電流を基板に供給し、これが負荷静電容量
を一層早く放電させる助番ブになる。この回路は、高周
波用の電流利得が大きいＰＮＰトランジスタとそれに釣
合ったＰ−Ｎダイオードを必要とする。然し、典形的に
は、Ｎ　Ｐ　Ｎ及びＰＮＰの両方のトランジスタを持つ
集積回路を製造する為に、標準的なバイポーラ技術と両
立する高性能のＰＮＰｔ−ランジスタを作るのが非常に
＋Ａ￥１である。理論的には、積極的なプルダウンによ
って、回路の性能は改善されるはずであるが、こう云う
トランジスタを十分作用する様な高い品質に作ることが
できない為に（即ち、十分な高性能でなかった為に）、
今）ホべた回路は不成功であったと考えられる。具体的
に云うと、ＰＮＰトランジスタは、ＮＰＮトランジスタ
と比肩し得る様な高い電流利得及びカットオフ周波数を
持つべきであるが、標準的なバイポーラ技術と両立性を
持つプロセスの流れではこう云うことを達成するのが困
難である。

ＮＰＮバイポーラ技術でＰＮＰトランジスタを集積する
典形的な方法がＩＥＥＥジャーナル・オブ・ソリッド・
ステート・サーキツツ誌、ＳＣ−１７巻第５号（１９８
２年１０月号）、第９２５負乃至第９３１頁所載のタン
ク他の論文「深さ１゜２５μｍの溝で隔離されたセルフ
ァライン・バイポーラ回路」に適宜に記載されている。

この方法は、ベースにＮ形エピタキシャル層を用い、コ
レクタ及びエミッタに２つのＰ十領域を拡散することに
よって、横形トランジスタを作るものである。

この方法は幾つかの回路製造業者によって普通に使われ
ている。その結果骨られるＰＮＰトランジスタは標準的
なバイポーラ処理と両立性を持つが、これはｉｔ電流利
得非常に低く、周波数応答が良くないのが共形的である
。その理由は、このＰＮＰトランジスタの性能は、エミ
ッタ及びコレクタ拡散部の間の距離によって決定される
が、これが装置のベース幅である為である。然し、ベー
ス幅は写真製版法によってｉｌＪ限され、現状では、約
１゜５乃至２ミクロンである。その為、約５０乃至１０
０或いはそれ以上の利得が要求されるのに、このトラン
ジスタの利得は１乃至５の範囲であるのが普通であり、
場合によって１０までずある。従っで、この装置は「高
性能」装置ではなく、その為に提唱されたＥＣＬ用とし
ては不適当である。

高性能の横形ＰＮＰトランジスタを作る方法が米国特許
第第４．５８３，１０６号に記載されている。この米国
特許では、バイポーラ技術とよく合わず、その為に余分
の幾つかのマスク工程を必要とし、コレクタに要求され
る抵抗の大きい材料であるエピタキシャル層がベースに
もなっている為に、ベース抵抗が比較的大きいと云う問
題がある。

高性能の縦形ＰＮＰトランジスタを作る方法が、１８Ｍ
テクニカル・ディスクロジャー・ビュレチン誌、第２７
巻第２号（１９８４年７月号）、第１００８頁乃至第１
００９頁所載のシェパードの論文［セルファライン・バ
イポーラ・トランジスタ］に記載されている。この方法
は、テキサス・インスツルメンツのＥｘＣＬ　（テキサ
ス・インスツルメンツ・インコーホレイデッドの商標）
の様なポリシリコン・セルファラインＮＰＮ技術と全く
同様であり、その結果骨られるトランジスタがすぐれた
特性を持つことは疑いがないが、ＮＰＮ処理と共に集積
するのが容易ではなく、その為にあまり成功したとは云
えない。

問題点を解　する　の　　　び この発明では、上に述べた従来の問題を最小限に抑え、
ポリシリコン・セルファライン（ＰＳＡ）形装置と合体
した縦形ＰＮＰトランジスタ、ベース抵抗の小さい縦形
ＰＮＰトランジスタ、高性能の縦形ＰＮＰトランジスタ
並びにその製法を提供する。１９８６年１１月１９日に
出願されたが現在は放棄された米国特許出願通し番号筒
９３２゜７５２号（出願人控え番号Ｔ　Ｉ−１１６７９
Ａ）に記載されたプロセスの流れに権く少ない処理工程
を追加することにより、コレクタに基板を用いて縦形Ｐ
ＮＰトランジスタを作る方法を提供する。

ＥＸＣＬがこ）で説明する技術であるが、この方式が他
の高級なバイポーラ技術にも応用し得ることを承知され
たい。

簡単に云うと、この発明では、ＥＣＬ回路用に適してい
て、ＥｘＣＬ及びその他の高級なバイポーラ技術に適し
たＰＮＰトランジスタを提供する。

＠置の断面はＮＰＮ　　ＥＸＣＬトランジスタと非常に
よく似ている。違いは、Ｎ十埋込み層を省略し、随意選
択としてＰ十埋込み層を使い、ＮＰＮトランジスタの外
因性ベースを形成する拡１１ｆ＋Ｐ＋領域を使って、Ｐ
ＮｐＨｉｌｉのエミッタを形成し、Ｐ形外囚性ベースを
省略して、ＮＰＮトランジスタのエミッタとして作用す
るのと同じＮ＋ポリシリコンをセル７アライン・ベース
接点に使うことである。セルファライン・ベース接触層
がすぐれた積込み密度が得られる様にすると共に、ベー
ス。

抵抗を最小限に抑え、こうしてトランジスタの性能を高
める。ベース幅は、Ｐ十接合と基板又はＰ十埋込み層の
間隔によって定められ、従って、０．５ミクロン程度又
はそれ未満の幅に制御することができる。その結果骨ら
れるトランジスタは、成熟したＮＰＮ技術のあるものと
比肩し得る様な高い電流利得及び周波数応答を持ってい
る。電流ミラー・ダイオードは、単に隔離の為のＮ十埋
込み層を追加することによって作られ、コレクタ接点は
省略される。

こ）で説明する装置は追加の処理を極く少なくして作る
ことができる。基本となるＥｘＣＬプロセスの流れで、
ウェーハ全体に打込むＮ十埋込み層は、Ｐ−基板のすぐ
上にエピタキシャル層をデポジットすることができる様
に、フォトレジストを用いてパターンぎめしなければな
らない。Ｐ＋埋込み層を必要とする場合（−層厚手のエ
ピタキシャル層を持つ７０グラム角能な装置では、埋込
み層が必要になることがある）、Ｎ十埋込み喝の拡散の
問、マスク領域に於ける酸化物の成長を抑制する窒化物
マスクを用いて、Ｎ十打込みを阻止する。その後、２番
目のフォトレジスト・パターンを用いずに、Ｐ＋埋込み
層を打込むことができる。必要とする唯一の追加のプロ
セス工程は、ＰＮＰコレクタ（基板）接点を形成する為
のＰ＋ポリシリコンのデボジツションの前の深いＰ十打
込みである。残りのプロセス工程はＥｘＣＬプロセスの
流れと完全に両立性を持つ。

ＥｘＣＬ試験材料を用いて、上に述べた様にして縦彫り
板ＰＮＰトランジスタを作り、トランジスタのＨｆ’ｅ
＞１５０であることが測定された。

この方式を使うと、積楡的なプルダウンを用いるエミッ
タ・フォロワ回路を実現することができる。

友−１−１ 次に図面について説明するが、−個の基板の上にＰＮＰ
及びＮＰＮトランジスタの両方を形成するプロセスの流
れを以下説明し、その種々の段階に於ける構造の構成を
図面に示しである。適切な場合、こ）で説明する処理方
法はＰＮＰ装置だけ又はＮＰＮ装置だけを形成する為に
用いることができることは云うまでもない。

最初に第１図には、Ｐ−形基板１が示されてＪ３す、Ｎ
十埋込み層３がその上にパターンぎめされ且つ打込まれ
ており、次いで随意選択により、Ｐ＋形埋込み層５がパ
ターンぎめされて打込まれている。ＰＮＰ装置は随意選
択のＰ＋埋込みＦｒ！Ｊ５の領域に作られ、ＮＰＮ装置
はＮ十打込み部３の領域内に作られる。埋込みＢ５を形
成するのが必要がどうかは、その上に形成されるエピタ
キシャル層７（第２図）の厚さによって決定されるが、
これは製品に関係する。１１５が必要かどうかは、この
層を用いないで得られるベース幅によって決定される。

用いないとベース幅が大きくなり過ぎる場合、埋込み層
５を使う。以下の説明では、埋込み層５を省略し、それ
が存在すれば、埋込み１ｌ１５を省略した場合よりも、
ベースの幅寸法（エミッタから基板までの距離）が−層
小さくなる様に、その上に形成されるエピタキシャル層
７へのＰ形不純物の若干の拡散があると云う！解にする
。

第２図について説明すると、基板の上にＮ形エピタキシ
ャル層７が成長させられ、ＮＰＮ及びＰＮＰ￥Ａ＠を隔
離する為に、次に隔離用トレンチ９が形成される。トレ
ンチは適当な標準的なパターンぎめしたマスクによって
、トレンチを形成すべきｆＩＡｌａを露出し、マスクさ
れていない領域のエピタキシャル層７及び基板１の一部
分を標準的な方法でエツチングすることによって形成さ
れる。

第３図について説明すると、普通の選択的な酸化方法に
より、モート領域１１．１３．１５．１７がフィールド
酸化物１９によって分離される。

モート領域１１．１３．１５．１７が、この後、ＮＰＮ
ペース及びエミッタ、ＮＰＮコレクタ拡散部、ＰＮＰコ
レクタ拡散部（基板接点）及びＰＮＰベース及びエミッ
タ拡散部を夫々形成する為の区域を定める。モート領域
１５に形成される上側の基板接点を説明するが、ＰＮＰ
コレクタ接点を基板の下側又は裏側部分に施して、この
接点を作る工程を省略してもよいことを承知されたい。

普通の写真製版処理方法を用いて、フォトレジスト・マ
スクを形成して、その開口をＰＮＰ］レクタ・モート領
域１５の上に置き、（硼素イオンの打込みにより、Ｐ＋
シンカ領域２１を形成する。フォトレジストを除去した
後、硼素を拡散して、Ｐ＋シンカ２１がエピタキシャル
層７を完全に通人け、基板１と接触する様にする。共形
的には１８０ｋｅｖで、３乃至７　Ｘ　１０　”／ｄ（
７）ｆｆｉ１７）硼素イオンを打込んだ後、１０００℃
で１５乃至３０分アニールすれば、Ｐ＋シンカ２１を形
成するのに十分である。

次に第４図ついて説明すると、基板全体の上にＰ＋（硼
素でドープする）多結晶シリコン２３（ポリシリコン層
）を同形にデポジットした後、二酸化シリコン層２５を
同形にデポジットする。

次に、二酸化シリコン層２５の上に、ＮＰＮエミッタ・
ベース・モート領域１１と部分的に重なるパターンぎめ
したフォトレジスト２７を形成して、モート１１の中心
に開口を残す。これは、ＰＮＰシンカ・モート領域１５
を完全に覆うと共に、・ＰＮＰエミッタ／ベース・モー
ト領域１７の少なくとも片側に部分的に重なる。

次に第５図について説明すると、酸化物ｆ！ｉ２５のう
ち、フォトレジスト２７及びその下にあるポリシリコン
層の部分２３によって覆われていない部分をエツチング
によって除き、フォトレジスト２７を除去する。

第６図について説明すると、基板はその露出シリコン領
域に薄い酸化物を熱成長させることによってアニールし
、これによってポリシリコン層２３からのＰ＋ドーパン
トがその下のエピタキシャル層７に拡散して、ＰＮＰト
ランジスタのエミッタ領域３１及びＮＰＮトランジスタ
のＰ十外因性ベース領域３３を形成する。フォトレジス
ト・マスク（図面に示してない）をＮＰＮエミッタ・ベ
ース・モート１１の上に開口を持つ様に形成し、それを
介して硼素イオンを打込んで、真性ベース閉域３５を形
成する。フォトレジスト・マスクを除去し、ＮＰＮコレ
クタ・モート領域１３の上に開口を持つ別の７オトレジ
スト・マスク（図面に示してない）を形成する。モート
領域１３にある酸化物層２９（破線で示す）をエツチン
グによって除き、フォトレジスト・マスクの間口を介し
て燐イオンを打込んで、深いＮ＋シンカ領１ａ３７を形
成する。この後フォトレジストを除去する。

第７図について説明すると、誘電体層３９（破線で示す
）をデポジットし、異方性エッチを用いて除去し、Ｐ＋
ポリシリコン層２３及び酸化物層２５によって形成され
た積重ねの垂直側壁の上に側壁の栓４１を残す。エッチ
バック方法によって層３９の厚さ全体並びに酸化物層２
９の厚さを除去し、こうしてモート領域１１．１３及び
１７の一部分にあるシリコンの表面を露出する。

次に第８図について説明すると、ポリシリコンをデポジ
ットし、それをｎ形不純物（砒素又は燐）でドープし、
フォトレジスト・マスク（図面に示してない）のパター
ンをぎめ、ポリシリコンの露出部分をエツチングし、フ
ォトレジストを除去することにより、Ｎ＋ポリシリコン
層４３，４５゜４７を形成する。その後、ポリシリコン
Ｒ４３゜４７からのＮ形ドーパントを拡散させて、ＮＰ
Ｎエミッタ領域４９及びＰＮＰ　　Ｎ十外囚性ベース領
域５１を夫々形成するのに十分な時間の間、基数を９０
０乃至１０００℃でアニールする。

第８図に示す様に、セルファラインのＰＮＰ及びＮＰＮ
トランジスタが同時に製造される。ＰＮＰコレクタ・シ
ンカ２１及びエミッタ３１の各領域がＰ＋ポリシリコン
層２３と接触し、Ｐ＋ポリシリコン２３からの硼素の拡
散により、エミッタ３１が形成されている。ＰＮＰエミ
ッタ区域がモート領域１７とＰ＋ポリシリコン２３の交
差によって限定される。ＰＮＰベースがＮ十外因性ベー
ス領域５１を介してＮ＋ポリシリコン４７と接触し、Ｎ
＋ポリシリコン４７からのＮ形ドーパントの拡散によっ
てＮ＋外因性ベース５１が形成されている。ＰＮＰエミ
ッタ３１とＮ十外因性ベース５１の間の隔たりは、Ｐ＋
ポリシリコン２３及び酸化物！＃２５の垂直側壁の上に
形成されたセルファライン用の側壁の栓４１の幅によっ
て定められる。これに対応して、ＮＰＮコレクタ・シン
カ３７及びエミッタ４９は夫々Ｎ＋ポリシリコン層４５
．４３と接触し、Ｎ＋ポリシリコン４３からのＮ形ドー
パントの拡散により、エミッタ４９が形成されている。

ＮＰＮエミッタの寸法は、モート領域１１内のＰ＋ポリ
シリコン層２３の間の隔たりから、セルファライン用の
側壁の栓４１の幅を差引くことによって限定される。Ｎ
ＰＮベースがＰ十外因性ベース領１ｉ１３３を介してＰ
＋ポリシリコン２３と接触し、Ｐ＋ポリシリコン２３か
らの硼素の拡散により、Ｐ十外因性ベース３３が形成さ
れている。ＮＰＮエミッタ４９及びＰ十外因性ベース３
３の間の隔たりは、セルファライン用の側壁の栓４１の
幅によって定められる。酸化物２５を介してのＰ＋ポリ
シリコン層２３に対する接点は、公知の手段によって形
成され、周知の様に適切なメタライズを施こす。

ＮＰＮトランジスタを作る技術と一緒にして、高性能の
縦形ＰＮＰｔ−ランジスタを製造する方法が提供された
ことが理解されよう。形成されたＰＮＰｔ−ランジスタ
は新規であって、ＮＰＮトランジスタを同時に形成する
のに必要なのと同じ処理工程を用いてｔＪ造するのに適
している。更に具体的に云えば、ＰＮＰトランジスタの
ベース抵抗が、ベース接点をエミ′ツタ接点に極く近づ
けることによって大幅に減少した、ポリ・セルファライ
ン（ＰＳＡ）装置と合体した縦形ＰＮＰトランジスタが
１９られる。

ＰＳＡ形装置と合体した縦形ＰＮＰｔ−ランジスタ、ベ
ース接点をトランジスタの能動ベース部分と極く近づけ
て配置する方法によって、Ｒｂを小ξくした縦形ＰＮＰ
トランジスタ、ＥＣＬ回路でエミッタ・フォロワの積極
的なプルダウンに有効に使うことができる様な高性能の
縦形ＰＮＰトランジスタ並びにその製法が提供された。

この発明を特定の好ましい実施例について説明したが、
当業者には種々の変更が容易に考えられよう。従って、
特許請求の範囲は、この様な変更を含む様に、従来技術
から見てできる限り広く解釈されるべきである。

以上の説明に関連して更に下記の項を開示する。

（１）　　予定の導電型を持つ半導体基板と、該基板上
にあって、それと接触していて、反対導電型を持ち、露
出した主面を有する半導体層と、該層内にあって前記主
面まで伸びる前記予定の導電型を持つ電荷放出領域と、
反対３１電型を持つ前記層内で前配電萄放出領域に隣接
して設けられていて、前記主面まで伸びる制御領域と、
前記基板内に限定されていて前記予定の導゛逍型を持ち
、前記層内にある電荷収集領域と、前記電荷放出領域に
結合された前記予定の導電型を持つ第１のポリシリコン
接触層と、該第１の接触層からはその間の酸化物スペー
サによって隔てられていて、前記制御領域に結合された
前記反対導電型を持つ第２のポリシリコン接触層と、前
記基板に対する接点とを有するトランジスタ。

（２）　　（１）項に記載したトランジスタに於いて、
基板に対する接点が、前記層の面から基板まで伸びる前
記予定の導電型を持つ接点領域と、該接点領域に結合さ
れた前記予定の導電型を持つ第３のポリシリコン接触層
とを含んでいるトランジスタ。

（３）　　（１）項に記載したトランジスタに於いて、
前記予定の導電型がＰ形であるトランジスタ。

（４）　　（２）項に記載したトランジスタに於いて、
前記予定の導電型がＰ形であるトランジスタ。

（５）　　予定０導電型を持つ半導体基板と、該基板上
にあって、それと接触して、反対導電型を持ち、露出し
た主面を持つ半導体層と、部層を完全に通抜けて前記基
板に入り込み、前記層及び基板内に電気的に隔離された
複数個の領域を形成するトレンチとを有し、電気的に隔
離された１つの領域は、前記予定の導電型を持っていて
前記主面まで伸びる前記層内の電荷放出領域、該電荷放
出領域に隣接して前記主面まで伸びる、反対導電型を持
つ層内にある制御領域、前記基板内に限定されていて、
前記予定の導電型を持つ前記層内の電荷収集領域、前記
電荷放出領域に結合されていて、前記予定の１！電型を
持つ第１のポリシリコン接触層、該第１の接触層からは
その間の酸化物スペーサによって隔てられていて、前記
制御領域に結合された前記反対Ｓ電型を持つ第２のポリ
シリコン接触層、及び前記基板に対する接点を有し、電
気的に隔離された２番目の領域は、電荷放出領域、前記
反対導電型を持つ電荷収集領域、及び前記予定の導電型
を持つ制御領域を持つトランジスタを有する単一半導体
基板上の半導体回路。

（６）　　（５）項に記載した半導体回路に於いて、基
板に対する接点が、ｔｔＪ記層の面から基板まで伸びる
前記予定の導電型を持つ接点領域と、該接点領域に結合
された予定の導電型を持つ第３のポリシリコン接触層と
で構成されている半導体回路。

（７）　　（５）項に記載した半導体回路に於いて、前
記予定の導電型がＰ形である半導体回路。

（８）　　（６）項に記載した半導体回路に於いて、前
記予定の導電型がＰ形である半導体回路。

（９）　　予定の導電型を持つ基板を用意し、該基板上
に反対導電型の半導体層を形成し、該半導体層の上に予
定の導電型にドープされたポリシリコンの第１のパター
ンぎめ層を形成し、該第１のパターンぎめ層からのドー
パントを該第１のパターンぎめ層の下にあるその領域内
の半導体層内に拡散させ、前記第１のパターンぎめ層の
側壁上に側壁酸化物を形成し、前記半導体層の上に前記
１！１１壁酸化物の上に伸びる反対導電型にドープされ
たポリシリコンの第２のパターンぎめ層を形成し、該第
２のパターンぎめ層からのドーパントを該第２のパター
ンぎめ層の下にあるその領域内の半導体層に拡散させる
工程を含む半導体装置を製造する方法。

（１０）　　（９１項に記載した方法に於いて、半導体
−を形成する工程の前に基板の面に予定の導電型を持つ
強くドープされた領域を形成する工程を含む方法。

（１１）　　（９）項に記載した方法に於いて、前記半
導体層に、前記層の面から基板まで伸びると共に、前記
半導体層の面で前記第１及び第２のパターンぎめ層から
電気的に隔離された前記予定の導電型を持つ領域を打込
む工程を含む方法。

（１２）　　（１０）項に記載した方法に於いて、前記
半導体層に、前記層の面から基板まで伸びると共に、前
記半導体層の面で前記第１及び第２のパターンぎめ層か
ら電気的に隔離された前記予定のＳｆｌ型を持つ領域を
打込む工程を含む方法。

（１３）単一基板上に半導体回路を製造する方法に於い
て、予定の導電型を持つ基板を用意し、該基板の面の一
部分に反対導電型を持つ領域を形成し、前記基板上に反
対導電型を持つ半導体層を形成し、前記反対導電型を持
つ領域を前記半導体層の他の予定の区域から電気的に隔
離する為の隔離用トレンチを形成し、前記半導体層の上
に予定のＩＩｔ型にドープされたポリシリコンの第１の
パターンぎめ層を形成し、該第１のパターンぎめ層から
のドーパントを、該第１のパターンぎめ層の下にあるＴ
４域で前記半導体層内に拡散させ、前記第１のパターン
ぎめ層の側壁の上に側壁酸化物を形成し、前記半導体層
上に前記側壁酸化物層の上を伸びる、反対導電型にドー
プされたポリシリコンの第２のパターンぎめ層を形成し
、該第２のパターンぎめ層からのドーパントが、該第２
のパターンぎめ層の下にあるその領域で前記半導体層内
に拡散させ、前記基板に対し、並びに該基板の面の前記
一部分にある反対導電型を持つ領域に対して、接点を形
成する工程を含む方法。

（１４）　　（１３）項に記載した方法に於いて、前記
半導体層を形成する工程の前に、前記基板の面に予定の
導電型を持つ強くドープした領域を形成する工程を含む
方法。

（１５）　　（１３）項に記載した方法に於いて、前記
半導体層内の別の予定の領域内に、除震の面から基板ま
で伸びる前記予定の導電型を持つ領域を打込むと共に、
半導体層の面で前記第１及び第２のパターンぎめ層から
電気的に隔離される様にする工程を含む方法。

（１６）　　（１４）項に記載した方法に於いて、前記
半導体層の前記層の予定の領域に、除震の面から基板ま
で伸び、且つ前記半導体層の面で前記第１及び第２のパ
ターンぎめ層から電気的に隔離された、前記予定の１３
’２１型を持つ領域を打込む工程を含む方法。

（１７）予定の導電型を持つ半導体−板と、該半導体基
板上にあってそれと接触し、反対導電型を持っていて露
出した主面を持つ半導体層と、前記層内にあって、前記
予定の導電型を持っていて、前記面まで伸びる電荷放出
領域と、該電荷放出領域にｗ４接して前記面まで伸び、
反対導電型を持つ前記層内の制御領域と、前記基板内に
限定されていて、予定の導電型を持つ前記層内の電荷収
集領域と、前記電荷放出領域に結合された前記層上の第
１の接触層と、第１の接点からその間の側壁酸化物スペ
ーサによって隔てられて、前記第１の接触層の側壁上に
配置され、前記制御領域に結合された前記層上の第２の
接触層と、基板に対する接点とを有するトランジスタ。

（１８）　　（１７）項に記載したトランジスタに於い
て、基板に対する接点が前記層の面から基板まで伸びる
予定の導電型を持つ接点領域と、該接点領域に結合され
た予定の導電型を持つ第３のポリシリコン接触層とを含
むトランジスタ。

（１９）　　（１７）項に記載したトランジスタに於い
て、予定の導電型がＰ形であるトランジスタ。

（２Ｇ）　　（１８）項に記載したトランジスタに於い
て、予定の導電型がＰ形であるトランジスタ。

（２１）高級なＥＣＬバイポーラ技術と両立性を持つ高
性能の縦形ＰＮＰトランジスタ並びにその製法を説明し
た。その特徴として、高性能のＰＮＰトランジスタはエ
ミッタ（３１）から外因性ベース（５１）までの間隔が
０．５ミクロン未満であり、具体的には０．３ミクロン
という様に小さいこう云うことが、ドープされた接触層
（２３）の上に側壁酸化物（４１）を設け、接触層のド
ーパントがエピタキシャル層に拡散してエミッタ領域（
３１）を形成することによって達成される。エピタキシ
ャル層の別のドープされた接触層（４７）を側壁酸化物
（４１）の上に配置して、別のドープされた接触層から
のドーパントがエピタキシャル層内に外因性ベース領域
を形成する様にすることによって、外因性ベース領域（
５１）が形成され、側壁酸化物（４１）がスペーサとし
て作用して、現在写真製版方法によって得られるよりも
、外因性ベース（５１）及びエミッタ（３１）の間の間
隔を一層密にする。

【図面の簡単な説明】

第１図乃至第８図はプロセスの流れの異なる段階に於け
る装置の略図であり、第８図は完成された装置を示す図
。 主な符号の説明 １：基板 ３．５：半導体埋込み層 ７．８二反対導電型のエピタキシャル層２１：接点層 ２３．４３．４５．４７：ポリシリコン層３１：エミツ
タ領域 ５１：外因性ベース

Claims (1)

1. 【特許請求の範囲】 １、予定の導電型を持つ半導体基板と、該基板上にあっ
   て、それと接触していて、反対導電型を持ち、露出した
   主面を有する半導体層と、該層内にあつて前記主面まで
   伸びる前記予定の導電型を持つ電荷放出領域と、反対導
   電型を持つ前記層内で前記電荷放出領域に隣接して設け
   られていて、前記主面まで伸びる制御領域と、前記基板
   内に限定されていて前記予定の導電型を持ち、前記層内
   にある電荷収集領域と、前記電荷放出領域に結合された
   前記予定の導電型を持つ第１のポリシリコン接触層と、
   該第１の接触層からはその間の酸化物スペーサによつて
   隔てられていて、前記制御領域に結合された前記反対導
   電型を持つ第２のポリシリコン接触層と、前記基板に対
   する接点とを有するトランジスタ。 ２、予定の導電型を持つ半導体基板と、該基板上にあっ
   て、それと接触して、反対導電型を持ち、露出した主面
   を持つ半導体層と、該層を完全に通抜けて前記基板に入
   り込み、前記層及び基板内に電気的に隔離された複数個
   の領域を形成するトレンチとを有し、電気的に隔離され
   た１つの領域は、前記予定の導電型を持つていて前記主
   面まで伸びる前記層内の電荷放出領域、該電荷放出領域
   に隣接して前記主面まで伸びる、反対導電型を持つ層内
   にある制御領域、前記基板内に限定されていて、前記予
   定の導電型を持つ前記層内の電荷収集領域、前記電荷放
   出領域に結合されていて、前記予定の導電型を持つ第１
   のポリシリコン接触層、該第１の接触層からはその間の
   酸化物スペーサによって隔てられていて、前記制御領域
   に結合された前記反対導電型を持つ第２のポリシリコン
   接触層、及び前記基板に対する接点を有し、電気的に隔
   離された２番目の領域は、電荷放出領域、前記反対導電
   型を持つ電荷収集領域、及び前記予定の導電型を持つ制
   御領域を持つトランジスタを有する単一半導体基板上の
   半導体回路。 ３、予定の導電型を持つ基板を用意し、該基板上に反対
   導電型の半導体層を形成し、該半導体層の上に予定の導
   電型にドープされたポリシリコンの第１のパターンぎめ
   層を形成し、該第１のパターンぎめ層からのドーパント
   を該第１のパターンぎめ層の下にあるその領域内の半導
   体層内に拡散させ、前記第１のパターンぎめ層の側壁上
   に側壁酸化物を形成し、前記半導体層の上に前記側壁酸
   化物の上に伸びる反対導電型にドープされたポリシリコ
   ンの第２のパターンぎめ層を形成し、該第２のパターン
   ぎめ層からのドーパントを該第２のパターンぎめ層の下
   にあるその領域内の半導体層に拡散させる工程を含む半
   導体装置を製造する方法。