JPH02270488A - デジタル画像信号処理装置 - Google Patents
デジタル画像信号処理装置Info
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- JPH02270488A JPH02270488A JP1090584A JP9058489A JPH02270488A JP H02270488 A JPH02270488 A JP H02270488A JP 1090584 A JP1090584 A JP 1090584A JP 9058489 A JP9058489 A JP 9058489A JP H02270488 A JPH02270488 A JP H02270488A
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- signal
- memory
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- memory control
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- Color Television Systems (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、標準方式変換機能を備えたデジタル画像信号
処理装置に関する。
処理装置に関する。
テレビジョン信号の標準方式としてＮＴＳＣ。
ＰＡＬ、ＳＥＣＡＭ等の方式があるが、ＶＴＲの機能と
してこれらの標準方式相互間、あるいは一つの方式から
他の方式への変換を行う従来の技術は知られていない。
してこれらの標準方式相互間、あるいは一つの方式から
他の方式への変換を行う従来の技術は知られていない。
たとえば日経ＢＰ社発行「日経エレクトロニクスＪ １
９８６．１０．２０． （ｎｏ ４０６） 。
９８６．１０．２０． （ｎｏ ４０６） 。
Ｐ１９５〜２１４ “フィールドメモリを内蔵してサー
チ・モードでのノイズ・バーやスキュー歪も改善する家
庭用ＶＴＲ”に記載のように、ＶＴＲにフィールドメモ
リを内蔵し、スキューレスサーチ。
チ・モードでのノイズ・バーやスキュー歪も改善する家
庭用ＶＴＲ”に記載のように、ＶＴＲにフィールドメモ
リを内蔵し、スキューレスサーチ。
ノイズレスサーチ、ストロボ効果（マルチ画面）。
モザイク効果、ソラリゼーション効果などの特殊モード
を可能としたものはあるが、標準方式の変換機能を搭載
したものではない。
を可能としたものはあるが、標準方式の変換機能を搭載
したものではない。
上記従来の技術によるＶＴＲ，たとえばＮＴＳＣ方式Ｖ
ＴＲ”ｉ’例えばＰＡＬ方式やＳＥＣＡＭ方式のテレビ
ジョン信号（映像信号）を記録／再生しようとすると、
誤動作して正常な画像が得られない。
ＴＲ”ｉ’例えばＰＡＬ方式やＳＥＣＡＭ方式のテレビ
ジョン信号（映像信号）を記録／再生しようとすると、
誤動作して正常な画像が得られない。
本発明の目的は、複数の標準方式の相互間、あるいはあ
る標準方式から他の標準方式への方式変換が簡単な構成
で実行できるようにしたＶＴＲ等に適用して好適なデジ
タル画像信号処理装置を提供することにある。
る標準方式から他の標準方式への方式変換が簡単な構成
で実行できるようにしたＶＴＲ等に適用して好適なデジ
タル画像信号処理装置を提供することにある。
上記目的は、ＶＴＲにフィールドメモリ、またはフレー
ムメモリ（以下、画像メモリ手段という）を備え、この
画像メモリ手段をコントロールするメモリコントロール
手段に走査線の間引き。
ムメモリ（以下、画像メモリ手段という）を備え、この
画像メモリ手段をコントロールするメモリコントロール
手段に走査線の間引き。
あるいは走査線の補完を行う機能を有する付加回路を設
け、メモリコントロール手段の制御信号の一部を操作し
てメモリ制御データを差し替える構成としたことにより
達成される。
け、メモリコントロール手段の制御信号の一部を操作し
てメモリ制御データを差し替える構成としたことにより
達成される。
メモリコントロール手段は、画像メモリ手段に対して１
水平期間ごとにメモリ制御データを送って映像信号の書
き込み／読み出しを制御する。
水平期間ごとにメモリ制御データを送って映像信号の書
き込み／読み出しを制御する。
上記付加回路手段はこの制御データの一部を入れ替える
ことにより画像メモリ手段の書き込み／読み出しアドレ
スの更新を制御する。
ことにより画像メモリ手段の書き込み／読み出しアドレ
スの更新を制御する。
これにより、一定周期ごとに走査線の間引き。
または補間を行って変換される方式の走査線数に一致さ
せる。
せる。
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明によるデジタル画像信号処理装置に一実
施例の構成を示すブロック図であって、１００は画像メ
モリ手段、ｌは画像メモリ手段を構成する輝度信号用の
画像メモリ、２は画像メモリ手段を構成する色信号用の
画像メモリ、３はメモリコントロールＩＣ（メモリコン
トロール手段）、４．５はアナログ・デジタル変換器（
以下、Ａ／Ｄと言う）、６，７．８はデジタル・アナロ
グ変換器（以下、Ｄ／Ａと言う）、９は付加回路手段（
以下、単に付加回路と言う）、１０はデコーダ、１１は
バンドパスフィルタ（ＢＰＦ） 、 １２はローパスフ
ィルタ（ＬＰＦ） 、１３はマルチプレクサ（ＭＰＸ）
、１４はエンコーダ、１５は混合器、１６は映像信号
入力端子、１７は映像信号出力端子である。
施例の構成を示すブロック図であって、１００は画像メ
モリ手段、ｌは画像メモリ手段を構成する輝度信号用の
画像メモリ、２は画像メモリ手段を構成する色信号用の
画像メモリ、３はメモリコントロールＩＣ（メモリコン
トロール手段）、４．５はアナログ・デジタル変換器（
以下、Ａ／Ｄと言う）、６，７．８はデジタル・アナロ
グ変換器（以下、Ｄ／Ａと言う）、９は付加回路手段（
以下、単に付加回路と言う）、１０はデコーダ、１１は
バンドパスフィルタ（ＢＰＦ） 、 １２はローパスフ
ィルタ（ＬＰＦ） 、１３はマルチプレクサ（ＭＰＸ）
、１４はエンコーダ、１５は混合器、１６は映像信号
入力端子、１７は映像信号出力端子である。
このような構成において、まず、ある方式の映像信号を
画像メモリを用いて各種の処理モードで処理し、これを
同一方式の映像信号として出力する通常の動作を説明す
る。
画像メモリを用いて各種の処理モードで処理し、これを
同一方式の映像信号として出力する通常の動作を説明す
る。
同図において、映像入力端子１６から入力した映像信号
は、ＬＰＦ１２とＢＰＦＩＩに印加される。
は、ＬＰＦ１２とＢＰＦＩＩに印加される。
ＬＰＦ１２は入力信号から輝度信号Ｙを分離して取り出
し、これをＡ／Ｄ４に与える。また、ＢＰＦｌｌは入力
信号から色信号Ｃを分離して取り出し、これをデコーダ
１０に与える。
し、これをＡ／Ｄ４に与える。また、ＢＰＦｌｌは入力
信号から色信号Ｃを分離して取り出し、これをデコーダ
１０に与える。
デコーダ１０は、色信号を色差信号（Ｒ−Ｙ）。
、（Ｂ−Ｙ）に復調し、ＭＰＸ１３でこの（Ｒ−Ｙ）信
号と（Ｂ−Ｙ）信号を一画素ごとに交互に繰り返して切
換え、点順次信号に変換する。この点順次信号はＡ／Ｄ
５でデジタル信号に変換され、画像メモリ２に供給され
る。
号と（Ｂ−Ｙ）信号を一画素ごとに交互に繰り返して切
換え、点順次信号に変換する。この点順次信号はＡ／Ｄ
５でデジタル信号に変換され、画像メモリ２に供給され
る。
他方、Ａ／Ｄ４の出力は画像メモリ１に供給される。
画像メモリ１．２はメモリコントロールＩＣ３の制御の
もとに入力した輝度信号０色信号を書き込み、また読み
出す。
もとに入力した輝度信号０色信号を書き込み、また読み
出す。
画像メモリ１から読み出された輝度信号はＤ／Ａ６でア
ナログ信号Ｙに変換され、混合器１５に印加される。
ナログ信号Ｙに変換され、混合器１５に印加される。
一方、画像メモリ２から読み出された色信号はそれぞれ
Ｄ／ＡＴ、Ｄ／、Ａ８でアナログの色差信号（Ｒ−Ｙ）
、（Ｂ−Ｙ）に変換され、エンコーダ１４に与えられる
。エンコーダ１４は色差信号（Ｒ−Ｙ）と色差信号（Ｂ
−Ｙ）から色信号Ｃを作成し、混合器１５に与える。混
合器１５の出力は映像信号出力端子１７から出力される
。
Ｄ／ＡＴ、Ｄ／、Ａ８でアナログの色差信号（Ｒ−Ｙ）
、（Ｂ−Ｙ）に変換され、エンコーダ１４に与えられる
。エンコーダ１４は色差信号（Ｒ−Ｙ）と色差信号（Ｂ
−Ｙ）から色信号Ｃを作成し、混合器１５に与える。混
合器１５の出力は映像信号出力端子１７から出力される
。
この処理過程で、メモリコントロールＩＣ３は画像メモ
リ１．２を利用する各種のモードに対応した信号処理を
行い、前記したようなスキューレスサーチ、ノイズレス
サーチ、ストロボ効果（マルチ画面）、モザイク効果、
ソラリゼーション効果などの特殊モードを実行するため
のメモリ制御を行う。
リ１．２を利用する各種のモードに対応した信号処理を
行い、前記したようなスキューレスサーチ、ノイズレス
サーチ、ストロボ効果（マルチ画面）、モザイク効果、
ソラリゼーション効果などの特殊モードを実行するため
のメモリ制御を行う。
すなわち、入力映像信号としてＰＡＬ方式映像信号を入
力端子１６から与え、出力端子１７からＰＡＬ方式映像
信号を出力させる通常の処理の場合には、付加回路９は
メモリコントロールＩＣ３からの制御信号に何の変更も
加えずにそのまま画像メモリ１．２に出力す９る（付加
回路は機能しない）。
力端子１６から与え、出力端子１７からＰＡＬ方式映像
信号を出力させる通常の処理の場合には、付加回路９は
メモリコントロールＩＣ３からの制御信号に何の変更も
加えずにそのまま画像メモリ１．２に出力す９る（付加
回路は機能しない）。
次に、入力映像信号の方式と出力映像信号の方式が異な
るようにする方式変換動作の場合について説明する。
るようにする方式変換動作の場合について説明する。
この方式変換動作の場合には、付加回路９がメモリコン
トロールＩＣ３からの各種制御信号を加工して画像メモ
リ１，２に与えることにより、方式変換を実現する。
トロールＩＣ３からの各種制御信号を加工して画像メモ
リ１，２に与えることにより、方式変換を実現する。
第２図は本発明による画像メモリ制御動作の説明図であ
る。
る。
同図は、第１図におけるメモリコントロールＩＣ３より
出力される命令コード（ＩＲｉ ： ＩＲＩ〜ＩＲ５）
信号、行アドレス（ＲＡｉ：ＲＡＩ〜ＲＡ５）信号、列
アドレス（ＣＡｉ：ＣＡＩ〜ＣＡ５）信号と命令ストロ
ーブ信号／列アドレスストローブ信号、行アドレススト
ローブ信号／命令イネーブル信号とのタイミングの一部
を説明する図である。
出力される命令コード（ＩＲｉ ： ＩＲＩ〜ＩＲ５）
信号、行アドレス（ＲＡｉ：ＲＡＩ〜ＲＡ５）信号、列
アドレス（ＣＡｉ：ＣＡＩ〜ＣＡ５）信号と命令ストロ
ーブ信号／列アドレスストローブ信号、行アドレススト
ローブ信号／命令イネーブル信号とのタイミングの一部
を説明する図である。
一例として、第１図の映像入力端子１６に入力する映像
信号をＮＴＳＣ方式映像信号とし、これを方式変換して
映像出力端子１７から出力する映像信号をＰＡＬ方式映
像信号とする場合、画像メモリ１．２へはＮＴＳＣ方式
映像信号をそのまま書き込み、読み出し時に、第２図に
示したように、命令ストローブ／列アドレスストローブ
（ＩＲ３／ＣＡＳ）と行アドレスストローブ／命令イネ
ーブル（ＲＡＳ／ＩＲＥ）の制御信号で制御データＩＲ
ｉ、ＲＡ ｉ、ＣＡ ｉが画像メモリに与えられる。
信号をＮＴＳＣ方式映像信号とし、これを方式変換して
映像出力端子１７から出力する映像信号をＰＡＬ方式映
像信号とする場合、画像メモリ１．２へはＮＴＳＣ方式
映像信号をそのまま書き込み、読み出し時に、第２図に
示したように、命令ストローブ／列アドレスストローブ
（ＩＲ３／ＣＡＳ）と行アドレスストローブ／命令イネ
ーブル（ＲＡＳ／ＩＲＥ）の制御信号で制御データＩＲ
ｉ、ＲＡ ｉ、ＣＡ ｉが画像メモリに与えられる。
すなわち、５ライン読み出して６ライン目に５ライン目
の情報を２度読み出すように付加回路９により命令コー
ド（ＩＲｉ：ＩＲＩ〜ＩＲ５）、行アドレス（ＲＡｉ：
ＲＡＩ〜ＲＡ５）、列アドレス（ＣＡｉ：ＣＡＬ〜ＣＡ
５）の内容を入れ換える。これにより、ＮＴＳＣ方式か
らＰＡＬ方式へ方式変換された映像信号が出力端子１７
から得られる。
の情報を２度読み出すように付加回路９により命令コー
ド（ＩＲｉ：ＩＲＩ〜ＩＲ５）、行アドレス（ＲＡｉ：
ＲＡＩ〜ＲＡ５）、列アドレス（ＣＡｉ：ＣＡＬ〜ＣＡ
５）の内容を入れ換える。これにより、ＮＴＳＣ方式か
らＰＡＬ方式へ方式変換された映像信号が出力端子１７
から得られる。
これにより、ＮＴＳＣ方式からＰＡＬ方式への変換を可
能とする。
能とする。
また、映像信号入力端子１６に入力したＰＡＬ方式映像
信号を、ＮＴＳＣ方式映像信号として映像出力端子１７
から出力させる場合は、付加回路９は画像メモリ１．２
に書き込んだＰＡＬ方式映像信号を読み出すときに、命
令コード（ＩＲｉ：ＩＲ１〜ＩＲ５）−行アドレス （
ＲＡｉ：ＲＡＩ〜ＲＡ５）、列アドレス（ＣＡｉ：ＣＡ
Ｉ〜ＣＡ５）の内容を差し換えて、６ライン毎に１ライ
ンを飛び越して読み出すようにする。
信号を、ＮＴＳＣ方式映像信号として映像出力端子１７
から出力させる場合は、付加回路９は画像メモリ１．２
に書き込んだＰＡＬ方式映像信号を読み出すときに、命
令コード（ＩＲｉ：ＩＲ１〜ＩＲ５）−行アドレス （
ＲＡｉ：ＲＡＩ〜ＲＡ５）、列アドレス（ＣＡｉ：ＣＡ
Ｉ〜ＣＡ５）の内容を差し換えて、６ライン毎に１ライ
ンを飛び越して読み出すようにする。
これにより、ＰＡＬ方式からＮＴＳＣ方式への変換を可
能とすることができる。
能とすることができる。
この実施例によれば、従来からのデジタル画像処理機能
を持つＩＣを変更することなく、付加機能として方式変
換機能を持たせることができる。
を持つＩＣを変更することなく、付加機能として方式変
換機能を持たせることができる。
画像メモリ手段に追加する部品は制御データを差し替え
るためのタイミング発生部と差し替え回路およびライン
数カウント回路だけでよく、小規模の回路で上記付加回
路を構成できる。
るためのタイミング発生部と差し替え回路およびライン
数カウント回路だけでよく、小規模の回路で上記付加回
路を構成できる。
また、メモリコントロールＩＣは、市販の汎用ＩＣを利
用できるので、専用ＩＣの開発が不要となり、低価格で
本発明の機能を実現できるものである。
用できるので、専用ＩＣの開発が不要となり、低価格で
本発明の機能を実現できるものである。
第３図は本発明の他の実施例を説明するブロック図であ
って、第１図と同一符号は同一部分に対応する。
って、第１図と同一符号は同一部分に対応する。
本実施例が前記実施例と異なるのは、付加回路９の動作
が画像メモリ１．２から映像信号を読み出す際に、命令
コード（ＩＲｒ ： ｒＲ１〜ＩＲ５）、行アドレス（
ＲＡｉ ：ＲＡｌ−ＲＡ５）、列アドレス（ＣＡｔ：Ｃ
ＡＩ〜ＣＡ５）のデータを差し替えるのではなく、画像
メモリ１３画像メモリ２への映像信号の書き込み時に、
付加回路９を用いてメモリ書き込み系の行アドレスカウ
ンタのカウントイネーブル信号を制御することにより、
特にＰＡＬ方式映像信号からＮＴＳＣ方式映像信号への
変換において、６ラインに一度書き込みを禁止して、Ｎ
ＴＳＣのモードで読み出すことにより方式変換を行うよ
うにしたものである。
が画像メモリ１．２から映像信号を読み出す際に、命令
コード（ＩＲｒ ： ｒＲ１〜ＩＲ５）、行アドレス（
ＲＡｉ ：ＲＡｌ−ＲＡ５）、列アドレス（ＣＡｔ：Ｃ
ＡＩ〜ＣＡ５）のデータを差し替えるのではなく、画像
メモリ１３画像メモリ２への映像信号の書き込み時に、
付加回路９を用いてメモリ書き込み系の行アドレスカウ
ンタのカウントイネーブル信号を制御することにより、
特にＰＡＬ方式映像信号からＮＴＳＣ方式映像信号への
変換において、６ラインに一度書き込みを禁止して、Ｎ
ＴＳＣのモードで読み出すことにより方式変換を行うよ
うにしたものである。
この実施例によれば、前記実施例の構成よりさらに回路
規模を小さくできる。
規模を小さくできる。
第４図は本発明における付加回路手段の詳細構成のブロ
ック図であって、１８はマルチプレクサ、１９は差し換
えデータ設定回路、２０は差し換えデータ選択回路、２
１はパルス発生回路、２２はカウンタ、第１図〜第３図
と同一符号は同一部分、同一信号に対応する。
ック図であって、１８はマルチプレクサ、１９は差し換
えデータ設定回路、２０は差し換えデータ選択回路、２
１はパルス発生回路、２２はカウンタ、第１図〜第３図
と同一符号は同一部分、同一信号に対応する。
同図において、メモリコントロールＩＣからの制御デー
タ（ＩＩ？１〜ＩＩ？５）はマルチプレクサ１Ｂに印加
され、差し換えデータ設定回路１９からの信号と切換え
られることにより差し換えが行なわれる。
タ（ＩＩ？１〜ＩＩ？５）はマルチプレクサ１Ｂに印加
され、差し換えデータ設定回路１９からの信号と切換え
られることにより差し換えが行なわれる。
ここで、差し換えるデータ（ＩＲＩ〜ＩＲ５）は、差し
換えデータ選択回路２０において予め選定された必要な
ビットのみが差し換えデータ設定回路からのデータと置
換される（すなわち、マルチプレクサ１８のデータスイ
ッチＳＷのうち、必要なビットに対応するデータスイッ
チのみが働く）。
換えデータ選択回路２０において予め選定された必要な
ビットのみが差し換えデータ設定回路からのデータと置
換される（すなわち、マルチプレクサ１８のデータスイ
ッチＳＷのうち、必要なビットに対応するデータスイッ
チのみが働く）。
パルス発生回路２１は、クロック信号、水平同期信号（
Ｉ（Ｄ） 、命令ストローブ信号（ＩＲＳ／ＣＡＳ）
、列アドレスストローブ／書き込み・読み出しイネーブ
ル信号（ＲＡＳ／ＩＲＥ）と、１１０パルスを１７６分
周するカウンタ２２により命令コード差し換えパルス、
行アドレス差し換えパルスを発生し、差し換えデータ選
択回路２０に供給する。
Ｉ（Ｄ） 、命令ストローブ信号（ＩＲＳ／ＣＡＳ）
、列アドレスストローブ／書き込み・読み出しイネーブ
ル信号（ＲＡＳ／ＩＲＥ）と、１１０パルスを１７６分
周するカウンタ２２により命令コード差し換えパルス、
行アドレス差し換えパルスを発生し、差し換えデータ選
択回路２０に供給する。
以上により、前記第２図に示した様な形態で送られてく
るメモリ制御データの一部を差し換えることにより、方
式変換を実現する。
るメモリ制御データの一部を差し換えることにより、方
式変換を実現する。
ここで、制御データを差し換えるデータは、走査線を間
引く処理（ＰＡＬ−ＮＴＳＣ変換）時は書き込みを６ラ
インに一度中止するか、あるいは６ラインに一度読み出
しラインを１ライン下にずらして読み出す制御データを
差し換えて送り、また走査線を補間する処理（ＮＴＳＣ
−ＰＡＬ変換）時には６ラインに一度前のラインと同じ
データを書き込むか、あるいは６ラインに一度、同じラ
インを二度読み出す制御データを差し換えて画像メモリ
に送出する。
引く処理（ＰＡＬ−ＮＴＳＣ変換）時は書き込みを６ラ
インに一度中止するか、あるいは６ラインに一度読み出
しラインを１ライン下にずらして読み出す制御データを
差し換えて送り、また走査線を補間する処理（ＮＴＳＣ
−ＰＡＬ変換）時には６ラインに一度前のラインと同じ
データを書き込むか、あるいは６ラインに一度、同じラ
インを二度読み出す制御データを差し換えて画像メモリ
に送出する。
第５図は本発明による付加回路手段の具体的構成の一例
を示す構成図であって、第１図〜第４図と同一符号は同
一部分に対応し、２３はフリップフロップ、２４はモノ
マルチバイブレークである。なお、メモリコントロール
ＩＣは例えばＭ６５０１１ＦＰ（三菱電気株式会社製）
を、画像メモリはＭ５ＭＣ５００Ｌを使用する。また、
付加回路を構成するカウンタ２２は７４ＨＣ１６２を、
？／Ｌ／チプレクサ１８は７４１１Ｃ１５７を用イ、パ
ルス発生回路２１はモノマルチバイブレーク２４とフリ
ップフロップ２３で構成している。差し換えデータ設定
回路１９と差し換えデータ選択回路２０は第５図には特
に示しておらず、配線で対応している。
を示す構成図であって、第１図〜第４図と同一符号は同
一部分に対応し、２３はフリップフロップ、２４はモノ
マルチバイブレークである。なお、メモリコントロール
ＩＣは例えばＭ６５０１１ＦＰ（三菱電気株式会社製）
を、画像メモリはＭ５ＭＣ５００Ｌを使用する。また、
付加回路を構成するカウンタ２２は７４ＨＣ１６２を、
？／Ｌ／チプレクサ１８は７４１１Ｃ１５７を用イ、パ
ルス発生回路２１はモノマルチバイブレーク２４とフリ
ップフロップ２３で構成している。差し換えデータ設定
回路１９と差し換えデータ選択回路２０は第５図には特
に示しておらず、配線で対応している。
また、第６図は第５図の動作を説明するタインミングチ
ャートであって、ＳＯＥは画像メモリのシリアルデータ
出力許可信号、ＲＨＤは読み出し水平同期信号、ＩＲＳ
／ＣＡＳは命令ストローブ／行アドレスストローブ、Ｉ
Ｒ５／Ａ５は命令コード１行アドレス。
ャートであって、ＳＯＥは画像メモリのシリアルデータ
出力許可信号、ＲＨＤは読み出し水平同期信号、ＩＲＳ
／ＣＡＳは命令ストローブ／行アドレスストローブ、Ｉ
Ｒ５／Ａ５は命令コード１行アドレス。
列アドレスデータの５ビツト目を示す。
第５図と第６図において、ここではメモリコントロール
ＩＣ３からの制御データのうちのＩＲ５／Ａ５〜ＩＲ７
／Ａ７を差し換える構成を示し、第６図に示す命令コー
ド位置のデータを差し換えて、ＩＲ５／Ａ５は６ライン
に一度ローレベル＠Ｌ”、ＩＲ６／Ａ６はハイレベル″
Ｈ” 、ＩＲ７／Ａ７はローレベル″Ｌ”とすることに
より、６ライン毎に５ライン目の信号を画像メモリ１０
０から二度読み出すことでＮＴＳＣ方式信号をＰＡＬ方
式信号に変換する。
ＩＣ３からの制御データのうちのＩＲ５／Ａ５〜ＩＲ７
／Ａ７を差し換える構成を示し、第６図に示す命令コー
ド位置のデータを差し換えて、ＩＲ５／Ａ５は６ライン
に一度ローレベル＠Ｌ”、ＩＲ６／Ａ６はハイレベル″
Ｈ” 、ＩＲ７／Ａ７はローレベル″Ｌ”とすることに
より、６ライン毎に５ライン目の信号を画像メモリ１０
０から二度読み出すことでＮＴＳＣ方式信号をＰＡＬ方
式信号に変換する。
第７図は本発明による付加回路手段の具体的構成の他側
を示す構成図であり、３はメモリコントロールＩＣ，２
２はカウンタ（例えば７４ＨＣ１６２）であって、ＯＫ
Ｅはメモリ書き込み系行アドレスカウントイネーブル信
号入力であり、ローレベル“ばて画像メモリ１００への
書き込みアドレスを更新させない（次のラインの値にし
ない）ようにするものである。
を示す構成図であり、３はメモリコントロールＩＣ，２
２はカウンタ（例えば７４ＨＣ１６２）であって、ＯＫ
Ｅはメモリ書き込み系行アドレスカウントイネーブル信
号入力であり、ローレベル“ばて画像メモリ１００への
書き込みアドレスを更新させない（次のラインの値にし
ない）ようにするものである。
この場合の付加回路であるカウンタ２２により、入力映
像信号の６ライン毎に信号ＯＫＢ、を“Ｌ”として書き
込みラインを更新させない。
像信号の６ライン毎に信号ＯＫＢ、を“Ｌ”として書き
込みラインを更新させない。
ＷＶＤはメモリ書き込み系の垂直同期信号であり、カウ
ンタ２２をリセットするために使用する。
ンタ２２をリセットするために使用する。
ＷＨＯはメモリ書き込み系の水平同期信号であり、カウ
ンタ２２の分周動作のために使用する。
ンタ２２の分周動作のために使用する。
このような構成により、ＰＡＬ −ＮＴＳＣの方式変換
が可能となる。
が可能となる。
第７図の構成では前記第４図におけるマルチプレクサ１
８が不要となり、付加回路手段の規模を小さくして構成
をさらに簡単とすることができる。
８が不要となり、付加回路手段の規模を小さくして構成
をさらに簡単とすることができる。
第８図は本発明におけるメモリコントロール手段である
メモリコントロールＩＣの構成図であって、■は画像メ
モリ、３はメモリコントロールＩＣ，２５は画像メモリ
１００への書き込み・読み出しストローブ信号や書き込
み・読み出しイネーブル信号を発生する書き込み・読み
出しコントロール回路、２６は画像メモリ１００の書き
込み・読み出しアドレスを発生するアドレスコントロー
ル回路、２７は書き込み読み出しコントロール回路２５
やアドレスコントロール回路２６を制御して目的とする
特殊効果を実現する特殊効果回路、２８はクロック発生
回路２９からの基準クロックを用いてタイミングパルス
を発生するタイミング発生回路、２９はメモリコントロ
ールＩＣの基準クロックを発生するクロック発生回路で
ある。
メモリコントロールＩＣの構成図であって、■は画像メ
モリ、３はメモリコントロールＩＣ，２５は画像メモリ
１００への書き込み・読み出しストローブ信号や書き込
み・読み出しイネーブル信号を発生する書き込み・読み
出しコントロール回路、２６は画像メモリ１００の書き
込み・読み出しアドレスを発生するアドレスコントロー
ル回路、２７は書き込み読み出しコントロール回路２５
やアドレスコントロール回路２６を制御して目的とする
特殊効果を実現する特殊効果回路、２８はクロック発生
回路２９からの基準クロックを用いてタイミングパルス
を発生するタイミング発生回路、２９はメモリコントロ
ールＩＣの基準クロックを発生するクロック発生回路で
ある。
以上説明したメモリコントロールＩＣと前記本発明の付
加回路手段とは、メモリコントロールＩＣが基本的に目
的とするスチル画やデジタルスルー画等の処理画像を表
現するために、書き込み・読み出しコントロール信号（
ＩＲ５／ＣＡＳ、ＲＡＳ／ＩＲＥなど）と制御データと
を前記第２図に示した形態で画像メモリに供給し、スチ
ル画やデジタルスルー画、ピクチャーインピクチャー画
あるいはマルチストロボ画等を実現する。
加回路手段とは、メモリコントロールＩＣが基本的に目
的とするスチル画やデジタルスルー画等の処理画像を表
現するために、書き込み・読み出しコントロール信号（
ＩＲ５／ＣＡＳ、ＲＡＳ／ＩＲＥなど）と制御データと
を前記第２図に示した形態で画像メモリに供給し、スチ
ル画やデジタルスルー画、ピクチャーインピクチャー画
あるいはマルチストロボ画等を実現する。
このメモリコントロールＩＣに対して付加回路は、前記
したように、ＮＴＳＣ→ＰＡＬ変換時には６ライン目の
出力信号を５ライン目のデータを二度読み出しするよう
に上記制御データを差し換え、またＰＡＬ→ＮＴＳＣ変
換時には画像メモリへの書き込みまたは読み出しにおい
て６ライン目の入力信号を画像メモリに書き込むのを禁
止するか、画像メモリに書き込んだ６ライン目のデータ
を読み出しを禁止するように上記制御データを差し換え
るように機能する。この差し換え態様は、前記第６図に
おけるＩＲ３／ＣＡＳ信号の立ち下がり時点（命令コー
ド位置）でのＩＲ５／Ａ５のレベルを″Ｈルベル、また
はＬ”レベルにすることで行なわれる。
したように、ＮＴＳＣ→ＰＡＬ変換時には６ライン目の
出力信号を５ライン目のデータを二度読み出しするよう
に上記制御データを差し換え、またＰＡＬ→ＮＴＳＣ変
換時には画像メモリへの書き込みまたは読み出しにおい
て６ライン目の入力信号を画像メモリに書き込むのを禁
止するか、画像メモリに書き込んだ６ライン目のデータ
を読み出しを禁止するように上記制御データを差し換え
るように機能する。この差し換え態様は、前記第６図に
おけるＩＲ３／ＣＡＳ信号の立ち下がり時点（命令コー
ド位置）でのＩＲ５／Ａ５のレベルを″Ｈルベル、また
はＬ”レベルにすることで行なわれる。
以上説明したように、本発明によれば、デジタル画像信
号処理用のＩＣに簡単な付加回路手段を追加し、数ライ
ン毎に走査線の間引き、または補間を施すことでＮＴＳ
Ｃ，ＰＡＬ、ＳＥＣＡＭなどの各標準方式間の変換がで
き、上記デジタル画像信号処理用ＩＣとして、汎用のＩ
Ｃを用い、付加回路の規模も小さいので、開発期間の短
縮を一短縮できると共に低価格で所要の機能を実現でき
るなど、優れた機能のデジタル画像信号処理装置を提供
することができる。
号処理用のＩＣに簡単な付加回路手段を追加し、数ライ
ン毎に走査線の間引き、または補間を施すことでＮＴＳ
Ｃ，ＰＡＬ、ＳＥＣＡＭなどの各標準方式間の変換がで
き、上記デジタル画像信号処理用ＩＣとして、汎用のＩ
Ｃを用い、付加回路の規模も小さいので、開発期間の短
縮を一短縮できると共に低価格で所要の機能を実現でき
るなど、優れた機能のデジタル画像信号処理装置を提供
することができる。
第１図は本発明によるデジタル画像信号処理装置の一実
施例の構成を示すブロック図、第２図は本発明による画
像メモリ制御動作の説明図、第３図は本発明の他の実施
例を説明するブロック図、第４図は本発明における付加
回路手段の詳細構成を示すブロック図、第５図は本発明
による付加回路手段の具体的構成の一例を示す構成図、
第６図は第５図の動作を説明するタインミングチャート
、第７図は本発明による付加回路手段の具体的構成の他
側を示す構成図、第８図は本発明におけるメモリコント
ロール手段であるメモリコントロールＩＣの構成図であ
る。 １・・・・輝度信号用画像メモ゛す、２・・・・色信号
用画像メモリ、３・・・・メモリコントロールＩＣ，４
，５・・・・アナログ・デジタル変換器（Ａ／Ｄ） 、
６，７．８・・・・デジタル・アナログ変換器（Ｄ／Ａ
） 、９・・・・付加回路手段、１０・・・・デコーダ
、１１・・・・バンドパスフィルタ（ＢＰＦ） 、１２
・・・・ローパスフィルタ（ＬＰＦ） 、１３・・・・
マルチプレクサ（ＭＰＸ） 、１４・・・・エンコーダ
、１５・・・・混合器、１６・・・・映像信号入力端子
、１７・・・・映像信号出力端子。 第２図 （ＲＡｉ ） （ＣＡＬ） 第４図 第５図 第６図 第７図 第８図
施例の構成を示すブロック図、第２図は本発明による画
像メモリ制御動作の説明図、第３図は本発明の他の実施
例を説明するブロック図、第４図は本発明における付加
回路手段の詳細構成を示すブロック図、第５図は本発明
による付加回路手段の具体的構成の一例を示す構成図、
第６図は第５図の動作を説明するタインミングチャート
、第７図は本発明による付加回路手段の具体的構成の他
側を示す構成図、第８図は本発明におけるメモリコント
ロール手段であるメモリコントロールＩＣの構成図であ
る。 １・・・・輝度信号用画像メモ゛す、２・・・・色信号
用画像メモリ、３・・・・メモリコントロールＩＣ，４
，５・・・・アナログ・デジタル変換器（Ａ／Ｄ） 、
６，７．８・・・・デジタル・アナログ変換器（Ｄ／Ａ
） 、９・・・・付加回路手段、１０・・・・デコーダ
、１１・・・・バンドパスフィルタ（ＢＰＦ） 、１２
・・・・ローパスフィルタ（ＬＰＦ） 、１３・・・・
マルチプレクサ（ＭＰＸ） 、１４・・・・エンコーダ
、１５・・・・混合器、１６・・・・映像信号入力端子
、１７・・・・映像信号出力端子。 第２図 （ＲＡｉ ） （ＣＡＬ） 第４図 第５図 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １、アナログ・デジタル変換手段と、画像メモリ手段と
、メモリコントロール手段と、デジタル・アナログ変換
手段とを備え、入力映像信号を上記画像メモリを介して
処理し出力するデジタル画像信号処理装置において、上
記メモリコントロール手段から上記画像メモリ手段に与
えられる制御信号を差し換える機能を有する付加回路手
段を設け、この付加回路手段により上記画像メモリ手段
に入出力する映像信号の所定走査線の間引きか所定走査
線の補完を行うことによつて、異なる方式相互間あるい
は一つの方式から他の方式への方式変換を行うようにし
たデジタル画像信号処理装置。 ２、請求項１において、前記付加回路手段を前記メモリ
コントロール手段に設け、方式変換機能と他のデジタル
画像信号処理機能とを選択可能としたことを特徴とする
デジタル画像信号処理装置。 ３、請求項１、または２において、前記付加回路手段は
、カウンターとゲート回路とから構成した制御信号付け
替え回路からなり、ＰＡＬ方式からＮＴＳＣ方式への変
換時は６ライン毎に前記メモリコントロール手段を制御
するかメモリ制御データを付け換えることにより前記画
像メモリ手段の書き込み禁止、または書き込みラインア
ドレスの更新を止めて走査線を間引き、ＮＴＳＣ方式か
らＰＡＬ方式への変換時は５ライン毎に一度の割合で上
記メモリコントロール手段から上記画像メモリ手段へ与
えられるメモリ制御データを付け換えて走査線を補間す
ることを特徴とするデジタル画像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090584A JPH02270488A (ja) | 1989-04-12 | 1989-04-12 | デジタル画像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090584A JPH02270488A (ja) | 1989-04-12 | 1989-04-12 | デジタル画像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270488A true JPH02270488A (ja) | 1990-11-05 |
Family
ID=14002496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090584A Pending JPH02270488A (ja) | 1989-04-12 | 1989-04-12 | デジタル画像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270488A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4635554Y1 (ja) * | 1968-08-29 | 1971-12-07 | ||
| JPS6027116U (ja) * | 1983-08-01 | 1985-02-23 | 横浜ゴム株式会社 | 橋梁における伸縮継手部の防塵止水装置 |
-
1989
- 1989-04-12 JP JP1090584A patent/JPH02270488A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4635554Y1 (ja) * | 1968-08-29 | 1971-12-07 | ||
| JPS6027116U (ja) * | 1983-08-01 | 1985-02-23 | 横浜ゴム株式会社 | 橋梁における伸縮継手部の防塵止水装置 |
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