JPH022716A - ビットクロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

Ａ　産業上の利用分野 本発明は、所謂ディジタルＰ　Ｌ　Ｌ　（ＰＬＬ：　Ｐ
ｈａｓｅしｏｃｋｅｄ　Ｌｏｏｐ）によるビットクロッ
ク再生回路に関し、例えばディジタルテープレコーダや
ＣＤプレーヤ等のディジタル伝送系における受信側での
ビットクロックの再生に用いられる。 Ｂ　発明の概要 本発明は、所謂ディジタルＰＬＬによるビットクロック
再生回路において、入力データのビットクロックの２Ｎ
（Ｎは整数）倍の周波数の高速クロックを計数する２″
進のブリセントカウンタ部を用いて、上記プリセットカ
ウンタ部に対するデー夕のプリセットタイミングを上記
位相比較部にて得られる位相誤差データに応じて制御す
ることによって、時定数の大きなディジタルＰＬＬ動作
を行い、安定度の高いビットクロック再生を行うことが
できるようにしたものである。 Ｃ従来の技術 従来より、ディジクルテープレコーダやＣＤプレーヤ等
のディジタル伝送系では、３　ＰＭ（ＴｈｒｅｅＰｏｓ
ｉｔｉｏｎ　Ｍｏｄｕｌａｔｉｏｎ）、　ＭＰＭ（Ｍｏ
ｄｉｄｉｅｄ　ＦｒｅｑｕｅｎｃｙＭｏｄｕｌａｔｉｏ
ｎ）　　Ｍ”ＦＭ（Ｍｏｄｉｄｉｅｄ　ＭＦＭ）等の各
種セルフクロック変調方式が採用されている。上記セル
フクロック変調方式を採用したディジクル伝送系では、
受信側で伝送データのビットクロックを再生し、そのビ
ットクロックでデータを抜き取る必要がある。 上記ビットクロックの再生回路としては、高速クロック
を分周してビットクロックを発生するとともに、データ
エツジにより上記ビットクロックの位相１ｍ正を行うよ
うにした所謂ディジクルＰＬＬ構成のものが用いられて
いる。例えば特開昭５６１６０１５７号公報に開示され
ているように、高速クロ、りを計数してビットクロック
を発生するカウンタの出力の状態に応した位相補正デー
タを上記カウンタにデータエツジ毎にロードして、ビッ
トクロックの位相補正を行うことにより、シックの発生
を防止するようにしたディジタルＰ　Ｌ　Ｌ構成のビッ
トクロック再生回路が知られている。 Ｄ　発明が解決しようとする課題 ところで、デインクルテープレコーダやＣＤプレーヤ等
のディジクル伝送系では、トロノブアラ１−等のデータ
自体の欠落やサーボ系の乱れによるデータの不安定さが
存在するので、このような外乱に対する応答を鈍くして
、安定度の高いビットクロック再生を行う必要がある。 しかしながら、従来のディジタルＰＬＬ構成のピットク
ロック再生回路では、カウンタにロードする位相補正デ
ータの値により応答性が決められてしまい、上述の特開
昭５６−１６０１５７号公報に開示されているビットク
ロック再生回路のように、高速クロックを計数してビッ
トクロックを発生するカウンタの出力の状態に応した位
相補正データを上記カウンタにデータエツジ毎にロード
してビットクロツタの位相補正を行うようにしたとして
も、ＰＬＬのループフィルタの時定数をそれほど大きく
することはできない。 そこで、本発明は、上述の如き従来の問題点に鑑み１、
ディジクルＰＬＬ構成のビットクロツタ再生回路におい
て、外乱に対するジッタの発生を抑えた安定度の高いビ
ットクロック再生を行うことができるようにすることを
目的とし、時定数の大きなディジタルＰＬＬ動作を行い
得るようにした新規な構成のピットクロック再生回路を
提供することを目的とするものである。 Ｅ　課題を解決するための手段 本発明に係るビットクロツタ再生回路は、上述の目的を
達成するために、第１図に基本構成を示すようように、
人力データのエツジを検出するエツジ検出部（１０）と
、入力データのビットクロックの２Ｎ（Ｈは整数）倍の
周波数の高速クロックを計数する２Ｎｌのブリセントカ
ウンタ部（２０）と、上記プリセットカウンタ部（２０
）による計数出力データから位相誤差補正用のプリセッ
トデータを形成するブリセントデータ形成部（３０）と
、上記エツジ検出部（１０）によるエツジ検出パルスと
上記プリセットカウンタ部（２０）による２Ｎ進計数出
力パルスとの位相比較を行う位相比較部（４０）と、上
記位相比較部（４０）にて得られる位相誤差データを積
算して上記位相誤差データに応じた位相誤差補正用のブ
リセントタイミングパルスを形成するタイミングパルス
形成部（５０）とを備え、上記プリセットカウンタ部（
２０）に対するブリセントデータのプリセットタイミン
グを上記位相比較部（４０）にて得られる位相誤差デー
タに応じて制御して、上記入力データのエツジに位相固
定したピットクロックを上記ブリセントカウンタ部（２
０）から出力することを特徴としている。 Ｆ　作用 本発明に係るビットクロック再生回路において、プリセ
ットカウンタ部（２０）は、人力データのビ・７トクロ
ツクの２Ｎ倍の周波数の高速クロックを２Ｎ進計数する
ことによって、入力データのビットクロックを再生する
。プリセットデータ形成部（３０）は、上記プリセット
カウンタ部（２０）による計数出力データから位相誤差
補正用のプリセットデータを形成する。また、位相比較
部（４０）は、上記プリセットカウンタ部（２０）によ
る２Ｍ進計数出力パルスとエツジ検出部（１０）による
上記入力データのエツジ検出パルスとの位相比較を行う
ことにより、上記プリセントカウンタ部（２０）にて形
成されるビットクロックの位相誤差を検出する。さらに
、プリセットタイミングパルス形成部（５０）は、上記
位相比較部（３０）にて得られる位相誤差データを積算
して上記位相誤差データに応した位相誤差補正用のプリ
セットタイミングパルスを形成する。 上記プリセットカウンタ部（２０）にて形成されるビッ
トクロックは、上記プリセットデータ形成部（３０）に
て与えられるプリセットデータが上記プリセットタイミ
ングパルス形成部（５０）にて与えられるプリセットタ
イミングパルスのタイミングで上記プリセットカウンタ
部（２０）にプリセットされることにより位相補正され
て、上記入力データのエツジに位相固定される。 Ｇ　実施例 以下、本発明の一実施例について、図面に従い詳細に説
明する。 本発明に係るピットクロック再生回路の具体的な実施例
を示す第２図において、（１）は入力データ（ＩＩＤＭ
ｌｉ、）の供給されるデータ入力端子であり、（２）は
上記入力データ（１１Ｄ旧、、、）のビットクロック（
ＢＣＬＫ）の２Ｎ（Ｎは整数）倍の高速クロック（ＦＣ
ＬＫ）の供給されるクロック入力端子である。この実施
例では、Ｎ＝３として上記入力データ（ＩＩＩＩＭＩ　
ｉ　、）のビットクロック（ＢＣＬＫ）の８倍の周波数
の高速クロック（ＦＣＬＫ）が上記クロック入力端子（
１）に供給されている。 上記データ入力端子（１）は、第１および第２の非反転
バッファ（２Ａ）　、　（２Ｂ）を介してデータ出力端
子（３）に接続されているとともに、上記第１および第
２の非反転バッファ（２Ａ）を介してエツジ検出部（１
０）に接続されている。 また、上記クロック入力端子（２）は、第１および第２
のインバータ（４Ａ）　、　（４Ｂ）を介して上記エツ
ジ検出部（１０）、　プリセットカウンタ部（２０）　
、プリセットデータ形成部（３０）　、タイミングパル
ス形成部（４５）やアンロック検出部（６０）等に接続
されている。 上記エツジ検出部（１０）は、４ビツトのＤ型フリップ
フロシブ（１１）とＥＸＯＲゲート（１２）にて、次の
ように構成されている。 すなわち、上記り型フリップフロップ（］１）は、上記
高速クロック（ＦＣＬＫ）がクロック入力端に与えられ
るとともに、上記入力データ（ＨＤ旧、７）が第４ピン
ト入力データ（４０）の入力端に与えられるようになっ
ている。また、上記ＥＸＯＲゲート（１２）は、その各
入力端に上記り型フリツプフロツプ（１１）の第３およ
び第４ビツト出力データ（３Ｑ）、　（４Ｑ）の各出力
端が接続されている。さらに、上記り型フリップフロッ
プ（１１）は、その第３ビツト入カデータ（３Ｄ）の入
力端に上記第４ピント出力データ（４Ｑ）の出力端が接
続され、さらに、その第２ビツト入力データ（２Ｄ）の
入力端に上記ＥＸＯＲゲート（１２）の出力端が接続さ
れている。 なお、この実施例において、上記り型フリップフロップ
（１１）は、実質的にＮ（Ｎ＝３）ピント構成のもので
あれば良く、その第１ビ７ト入力データ（Ｉｎ）の入力
端および第１ビツト出力データ（１０）の出力端は、非
接続状態になっている。 そして、上記エツジ検出部（１０）は、入力データ（Ｉ
ＩＤＭＩ　ｉ　、、）について、上記高速クロック（Ｆ
ＣＬＫ）に同期したエツジ検出動作を行い、上記ＥＸＯ
Ｒゲ−）　（１２）の出力として得られるエツジ検出パ
ルス（［’ＤＧＥ）および上記り型フリップフロシブ（
１１）の第２ピント否定出力データ（２ａ）の出力端に
得られる２クロック遅れのエツジ検出パルス（ＥＤＧＥ
−１）を上記タイミングパルス形成部（４５）とアンロ
ック検出部（６０）に供給する。 また、上記プリセットカウンタ部（２０）は、プリセッ
ト機能を有する４ピントすなわち２４カウンタ（２１）
と、３−８ラインデコーダ（２２）にて、次のように構
成されている。 すなわち、上記カウンタ（２１）は、上記高速クロック
（ＦＣＬＫ）がクロック入力端に与えられるとともに、
上記タイミングパルス形成部（４５）から出力されるブ
リセントタイミングパルス（ＰＬＯ）がロードパルス（
ＬＤ）としてロード入力端に与えられ、さらに、上記ブ
リセントデータ形成部（３０）から出力される３ビツト
のプリセットデータ（Ｄ、）〜（Ｄ、）が下位３ピント
の入力データ（Ａ）〜（Ｃ）としてデータ入力端に与え
られるようになっており、さらに、その最上位ビットの
人力データ（Ｄ）の入力端が接地されている。そして、
上記カウンタ（２１）は、上記プリセットタイミングパ
ルス（Ｐｌ）のタイミングで上記プリセットデータ（Ｏ
ｎ）〜（Ｄ、）がプリセット（ロード）され、上記高速
カウンタ（ＦＣＬＫ）の立ち上がりエツジについて２Ｎ
（Ｎ＝３）進の計数動作を行う。 また、上記ラインデコーダ（２２）は、上記カウンタ（
２１）の下位３ビツトのデータ出力端に得られる出力デ
ータ（Ｑ、）〜（口Ｃ）が３ビツトの入力データ（八）
〜（Ｃ）としてデータ入力端に与えられている。 このラインデコーダ（２２）は、第１表に示す如きデコ
ード動作を行い、そのデータ入力端に与えられる上記カ
ウンタ（２１）の計数出力データ（ＱＡ）〜（Ｑｃ）に
て示される計数値〔０〜７〕に対応じて択一的に論理「
Ｌ」になる出力データ（Ｙｏ）〜（Ｙ、）を形成する。 そして、上記プリセットカウンタ（２０）において、上
記カウンタ（２１）にて得られる３ビツト出力データ（
ＯＡ）〜（Ｑｃ）は、上記アンロック検出部（６０）に
供給され、また、その第３ピント出力データ（Ｑｃ）が
上記プリセットデータ形成部（３０）に供給されるとと
もに出力段のＤ型フリップフロップ（５）のデータ入力
端に供給されている。また、上記ラインデコーダ（２２
）にて得られる出力データ（Ｙｏ）〜（Ｙ、）は、上記
タイミングパルス形成部（４５）に供給され、さらに、
そのうちの４ライン分の出力データ（Ｙ、）〜（Ｙ、）
が上記プリセットデータ形成部（３０）に供給されてい
る。 ここで、上記り型フリップフロップ（５）は、上述のク
ロック入力端子（２）に供給される高速クロック（ＦＣ
Ｌに）を上記第１のインバータ（４Ａ）にて反転させた
高速クロック（ＦＣＬＫ）がクロック入力端に与えられ
ており、上記高速クロック（ＩＩｃＬＫ）に同期した計
数動作を行う上記プリセットカウンタ部（２０）の上記
カウンタ（２１）による第３ビツト出力データ（Ｑ、）
を上記高速クロック（ＨＣＬＫ）の１７２クロンクだけ
遅らせた肯定出力データ（Ｑ）をピットクロック（ＢＣ
ＬＫ）として非反転バッファ（６）を介してクロック出
力端子（７）から出力するようになっている。 また、上記ブリセントデータ形成部（３０）は、３個の
ＮＯＲゲー）　（３１）〜（３３）にて構成されており
、その第１のＮＯＲゲート（３１）には上記ラインデコ
ーダ（２２）の出力データ（Ｙ、）〜（Ｙ、）が入力端
に与えられ、また、第２のＮＯＲゲート（３２）には上
記プリセットカウンタ部（２０）の上記カウンタ（２１
）による第３ビツト出力データ（Ｑ、）と上記ラインデ
コーダ（２２）の出力データ（ｙ、）が与えられ、さら
に、第３のＮＯＲゲート（３３）には上記ラインデコー
ダ（２２）の出力データ（Ｙａ）　、　（ｙｓ）が与え
られている。 このプリセットデータ形成部（３０）は、上記カウンタ
（２１）の計数出力データ（［ｌＡ）〜（口Ｃ）に対し
て、上記第１ないし第３のＮＯＲゲート（３１）〜（３
３）にて第２表に示すようなプリセットデータ（Ｄ、）
〜（Ｄ、）を形成し、このプリセットデータ（Ｄ、）〜
（ＤＣ）を下位３ピントの入力データ（Ａ）〜（Ｃ）と
して上記カウンタ（２１）のデータ入力端に与えている
。 ニブリセットデータ 部の を−す さらに、上記タイミングパルス形成部（４５）は、上記
プリセットカウンタ部（２０）の上記ラインデコーダ（
２２）の出力データ（ｙｏ）　、　（ｙ、）、　（ｙｚ
）が入力端に与えられるＮＯＲゲート（４１）、上記ラ
インデコーダ（２２）の出力データ（ＹＯ）　、　（Ｙ
２）〜（Ｙ、）が与えられる係数発生部（４２）、上記
係数発生部（４２）にて形成される係数データが一方の
データ入力端に与えられる加Ｘ器（４３）、上記加算器
（４３）による加算出力データが与えられるアキュムレ
ータ（４４）、上記エツジ検出部（１０）にて得られる
エツジ検出パルス（ＥＤＧＥ）が各一方の入力端に与え
られる第１および第２のＮＡＮＤゲート（５１Ｌ　（５
２）等にて、次のように構成されている。 すなわち、上記ＮＯＲゲート（４１）は、その出力端が
インバータ（４６）を介して上記第１のＮＡＮＤゲート
（５１）に接続されている。このＮＯＲゲート（４１）
は、上記ラインデコーダ（２２）の出力データ（Ｙｏ）
　、　（Ｙｌ）、　（Ｙｚ）のいずれかが論理ｒＬ、に
なっている期間すなわち上記ブリセントカウンタ部（２
０）の上記カウンタ（２１）の計数値が「０〜２」の期
間を論理ｒＨ，にて示す信号を形成し、上記インバータ
（４６）を介して上記カウンタ（２１）の計数値が（０
）、（１）、（２：ｌ以外の期間に論理ｒＨ」となるゲ
ート制御信号を上記第１のＮＡＮＤゲート（５１）に与
える。 上記第１のＮＡＮＤゲート（５１）は、上記アンロック
検出部（６０）によるアンロック検出パルス（ＩＮＬＯ
ＣＫ）が与えられており、このアンロック検出パルス（
ＵＮＩ、０ＣＫ）および上記ゲート制御信号がともに論
理「Ｈ」なるアンロック期間中に、上記エツジ検出部（
１０）によるエツジ検出パルス（ＥＤＧＩＥ）をプリセ
ットタイミングパルス（ＰＬ。）としてＯＲゲー）　（
５３）を介して出力するようになっている。 また、上記係数発生部（４２）は、３個のＮＯＲゲ−）
　（４２Ａ）〜（４２Ｇ）にて構成されており、その第
１のＮＯＲゲート（４２Ａ）に上記ラインデコーダ（２
２）の出力データ（ｙｏ）　、　（Ｙ２）〜（Ｙ４）が
与えられ、また、第２のＮＯＲゲート（４２Ｂ）に上記
ラインデコーダ（２２）の出力データ（ｙｏ）　、　（
ｙｉ）　、　（Ｙ４）が与えられ、さらに、第３のＮＯ
Ｒゲート（４２Ｃ）に上記ラインデコーダ（２２）の出
力データ（Ｙｏ）　、　（Ｙｓ）〜（Ｙ、）が与えられ
ている。この係数発生部（４２）は、上記第１ないし第
３のＮＯＲゲート（４２Ａ）〜（４２Ｃ）にて上記ライ
ンデコーダ（２２）の出力データ（Ｙｏ）　、　（ｙｚ
）〜（Ｙ、）をデコードして、上記プリセットカウンタ
部（２０）の上記カウンタ（２１）の計数値〔０〜７〕
に対して、上記第１のＮＯＲゲート（４２Ａ）の出力デ
ータを第１ビツトデータ（ＤＩ）とし、上記第２のＮＯ
Ｒゲート（４２Ｂ）の出力データを第２および第３ビツ
トデータ（［＋２）　、　（ｏ３）とし、上記第３のＮ
ＯＲゲート（４２Ｃ）の出力データを第４ビツトデータ
（Ｄ４）とする第３表に示すような係数データ（Ｄｌ）
〜（Ｄ４）を形成する。そして、上記係数発生部（４２
）は、上記係数データ（貼）〜（Ｄ４）を上記加算器（
４３）の一方の入力データ（ＩＢ）〜（４Ｂ）のデータ
入力端に与えるともに、その最上位ピントデータ（Ｄ４
）を第１および第２のＥＸＯＲゲート（４７）　、　（
４８）の各一方の入力端に与えている。 さらに、上記加算器（４３）は、上記アキュムレータ（
４４）の出力データ（ＩＱ）〜（４０）が他方の入力デ
ータ（ＩＡ）〜（４Ａ）のデータ入力端に与えられてい
る。 この加１γｊｓ（４３）は、上記アキュムレータ（４４
）の出カデータ（ＩＱ）〜（４０）と上記係数データ（
Ｄｌ）〜（Ｄ４）を加算し、その加算出力データ（１Σ
）〜（４Σ）を上記アキュムレータ（４４）に与えると
もに、上記加算出力データ　（１Σ）〜（４Σ）の最上
位ビットデータ（４Σ）を上記第１のＥＸＯＲゲート（
４７）に与えている。 上記第１のＥＸＯＲゲー）　（４７）は、そのゲート出
力を上記第２のＮＡＮＤゲート（５２）に直接与え、ま
た、上記第２のＥχＯＲゲート（４８）は、そのゲート
出力をインバータ（４９）を介して上記第２のＮＡＮＤ
ゲート（５２）に与えている。そして、上記第２のＮＡ
ＮＤゲート（５２）は、上記第１のＥＸＯＲゲート（４
７）のゲート出力が論理ｒ　ｌ（」で上記第２のＥＸＯ
Ｒゲート（４８）のゲート出力が論理ｒ　Ｌ　Ｊとなる
期間中に、上記エツジ検出部（１０）によるエツジ検出
パルス（ＥＤＧＥ）をプリセットタイミングパルス（ｐ
ｔｎ）としてＯＲゲート（５３）を介して出力するよう
になっている。 さらにまた、上記アキュムレータ（４４）は、それぞれ
６ビント構成の第１および第２のＤ型フリップフロップ
（４４Ａ）　、　（４４Ｂ）にて次のように構成されて
いる。 すなわら、上記第１のＤ型フリソプフロンプ（４４Ａ）
は、上述の高速クロック（ＦＣＬＫ）がクロック入力端
に与えられているとともに、その第１ないし第４ピント
人力データ（１０）〜（４Ｄ）のデータ入力端に上記加
算器（４３）による加算出力データ（１Σ）〜（４Σ）
が与えられ、さらに、第５ビツト入力データ（５Ｄ）に
上記第１および第２のＮＡＮＤゲート（５１）、（５２
）の各出力がＯＲゲート（５３）を介して与えられてい
る。この第１のＤ型フリップフロップ（４４Ａ）は、上
記第１ないし第５ビツト入カデータ（ＩＤ）〜（５Ｄ）
を上述の高速クロック（ＦＣＬＫ）の立ち上がりエツジ
毎にランチする。そして、上記第１のＤ型フリップフロ
ップ（４４八）の第５ビツト出力データ（５Ｑ）は４（
固のＡＮＤゲート（４４Ｃ，）〜（４４Ｃ，）与えられ
、また、上記第１のＤ型フリップフロップ（４４Ａ）の
第１ないし第４ビツト出力データ（ＩＱ）〜（４０）は
上記各ＡＮＤゲート（４４Ｃ，）〜（４４Ｃ，）を介し
て、上記第２のＤ型フリンプフロンプ（４４Ｂ）の第１
ないし第４ビット人カデータ（１０）〜（４Ｄ）のデー
タ入力端に与えられている。 また、上記第２のＤ型フリップフロップ（４４Ｂ）は、
上述の高速クロック（ＦＣＬＫ）がクロック入力端に与
えられているとともに、その制御入力端に上述のエツジ
検出部（１０）によるエツジ検出パルス（ＥＤＧＥ−１
）がラッチ制御データ（ＥＮＢ）　として与えられてい
る。この第２のＤ型フリップフロップ（４４Ｂ）は、上
記各ＡＮＤゲート（４４Ｇ、）〜（４４Ｃ，）を介して
データ入力端に与えられる第１ないし第４ピント入力デ
ータ（ＩＤ）〜（４Ｄ）について、上記高速クロック（
ＦＣＬＫ）に同期したラッチ動作を上記ラッチ制御デー
タ（ＥＮＢ）すなわち上記エツジ検出パルス（ＥＤＧＥ
−１）毎に行う。そして、上記第２のＤ型フリソプフロ
ンプ（４４Ｂ）は、その第１ないし第４ビツト出力デー
タ（ＩＱ）〜（４０）を上記加算器（４３）の他方の人
力データ（ＩＤ）〜（４Ｄ）の入力端に与えるともに、
上記積算データの最上位ビットデータ（４Ｑ）を上記第
２のＥＸＯＲゲート（４８）に与えている。 上記アキュムレータ（４４）は、上記加算器（４３）に
よる加算出力データ（１Σ）〜（４Σ）について、上記
ラッチ制？ｆｆ１ｌデータ（ＥＮＩＩ）すなわち上記エ
ツジ検出パルス（［ＤＧＩＥ−１）にてラッチすること
により、上記プリセットカウンタ部（２０）の上記カウ
ンタ（２１）の２″進計数動作の繰り返し位相と上記入
力データ（ＩＩＤＭｌｉ、、）のエツジ位相との位相比
較を行って、上記入力データ（ＩＩＤＭＩ、ｆｉ）のエ
ツジ位相に対する位相誤差データを形成し、この位相誤
差データを上記加算器（４３）に与える。上記位相誤差
データは、上記アキュムレータ（４４）にて上記加算器
（４３）による加算出力データ（ｌΣ）〜（４Σ）を上
記エツジ検出パルス（ＩＥＤＧＥ−１）毎にラッチする
ことによって積算される。 上記アキュムレータ（４４）の出力データ（ＩＱ）〜（
４Ｑ）すなわち上記位相誤差データの積算値は、上記Ｏ
Ｒゲート（５３）を介して出力されるプリセットタイミ
ングパルス（ＰＬＯ）によってクリアされ、上記フ゛リ
セントタイミングパルス（ＰＬｎ）のタイミング毎に〔
０〕となる。 上記第１および第２のＥＸＯＲゲート（４７）　、　（
４８）のゲート出力が供給される上記第２のＮＡＮＤゲ
−ト（５２）は、上記アキュムレータ（４４）の出力デ
ータ（ＩＱ）〜（４Ｑ）の値が〔７〕から〔８〕に、ま
たは、〔８〕から〔７〕に変化するタイミングの２クロ
ック期間前に上記エツジ検出部（１０）にて検出される
エツジ検出パルス（ＥＤＧＥ）をプリセットタイミング
パルス（ＰＬＩＩ）　としてＯＲゲー）　（５３）を介
して出力する。 上記プリセットタイミングパルス（ｐｔｏ）は、上記タ
イミングパルス形成回路（４５）にて上記エツジ検出部
（１０）によるエツジ検出パルス（ＥＤＧＥ）すなわち
上記入力データ（ＩＩＤ旧８７）エツジ位相に同期した
タイミングで、上記プリセットカウンタ部（２０）の上
記カウンタ（２１）のロード入力端に与えられる。 上記プリセットカウンタ部（２０）では、上記プリセッ
トタイミングパルス（Ｐｔｎ）が上記タイミングパルス
形成部（４５）から与えられる毎に、上記プリセットデ
ータ形成部（３０）にて与えられプリセットデータ（Ｄ
Ａ）〜（Ｄ、）が上記カウンタ（２１）にプリセットさ
れる。上記カウンタ（２１）は、プリセントデータ（Ｄ
、）〜（Ｄ、）の値から２３進計数動作を行い、第３図
のタイムチャートに示すように、上記プリセットデータ
（ＤＡ）〜（Ｄ、）がブリセントされる毎に、上記２３
進計数動作の繰り返し位相が上記高速クロック（ＦＣＬ
Ｋ）の１クロック分だけ位相補正される。 この実施例では、上記位相補正によるディジタルＰＬＬ
動作が行われることによって、上記カウンタ（２１）の
計数出力データ（ＯＡ）〜（ＱＣ）が、入力データ（１
（Ｄ旧３、）のエツジ検出パルス（ＥＤＧＥ）のタイミ
ングで、計数値〔１〕となる状態で、上記２３進計数動
作の繰り返し位相が固定される。 また、上記アンロック検出部（６０）は、上述のエツジ
検出部（１２）にて得られるエツジ検出パルス（ＥＤ　
Ｇ　１４　）をａＩ数する第１および第２のタイマ一部
（６１）。 （６２）、上記プリセットカウンタ部（２０）の上記カ
ウンタ（２１）の計数出力データ（ＯＡ）〜（Ｑｃ）に
て示される計数値に定数〔−１〕を加算する加算器（６
３）、上記加算器（６３）の加算出力データ（１Σ）〜
（３Σ）が与えられる第１および第２の加算器（６４Ａ
）　、　（６４Ｂ）、上記第１および第２の加算器（６
４Ａ）　、　（６４Ｂ）の各加算出力データ（ｌΣ１）
〜（４Σ、）、（ｌΣ２）〜（４Σ２）を上記エツジ検
出部（１２）によるエツジ検出パルス（ＥＤＧＥ−１）
にてランチして、上記各加算器（６４Ａ）　、　（６４
Ｂ）に与えるアキュムレータ（６５）等にて、次のよう
に構成されている。 すなわち、上記第１のタイマ一部（６１）は、上記エツ
ジ検出部（１２）にて得られるエツジ検出パルス（ＥＤ
ＧＥ）が制御信号（ＥＴ、ＥＰ）として制御入力端に与
えられる第１の２４進カウンタ（６１Ａ）　　と、この
カウンタ（６１Ａ）のキャリー出力（ＣＹ）が制御信号
（ＥＴＥＰ）として制御入力端に与えられる第２の２４
進カウンタ（６１Ｂ）を備え、上記各カウンタ（６１Ａ
）　、　（６１Ｂ）の各クロック入力端に与えられる上
述の高速クロック（ＦＣＬＫ）に同期して上記エツジ検
出パルス（ＥＤＧＥ）の計数動作を行い、上記第２の２
４進カウンタ（６１Ｂ）のキャリー出力（ＣＹ）を第１
のタイマー出力（ＥＤＧＥ、□８）としてインバータ（
６１Ｃ）を介して出力するようになっている。上記各カ
ウンタ（６１Ａ）　、　（６１Ｂ）は、上記第１のタイ
マー出力（ＥＤＧＥ＋□８）の出力タイミング毎に、定
数

〔０〕のプリセントデータ（Ａ）〜（Ｄ）が上記第１
の２４カウンタ（６１Ａ）にプリセ・７トされるととも
に、定数〔８〕のプリセントデータ（Ａ）〜（Ｄ）が上
記第２の２′カウンタ（６１Ｂ）にプリセントされるこ
とにより、１２８進の計数動作を行う。 上記第１のタイマ一部（６１）は、上記エツジ検出パル
ス（ＥＤＧＵ、）を１２８発計数する毎に、第１のタイ
マー出力（ＥＤＧＥｌｚｓ）を出力し、この第１のタイ
マー出力（ＥＤＧＥ＋ｚＪ　を上記タイミングパルス形
成部（４５）の第１のＤ型フリップフロップ（４４Ａ）
の第６ビット段を介してクリア信号として上記アキュム
レータ（６５）に与えている。 また、上記第２のタイマ一部（６２）は、上記エツジ検
出部（１２）にて得られるエツジ検出パルス（ＩＥＤＧ
ｌｉ）が制御信号（ＥＰ）としてＡＮＤゲート（６２Ａ
）を介して各制御入力端に与えられる第１および第２の
２′進カウンタ（６２Ｂ）　、　（６２Ｃ）を備え、各
クロック入力端に与えられる上ｊｒｋの高速クロック（
ＦＣＬＫ）に同期して上記エツジ検出パルス（ＥＤＧＢ
）の計数動作を行い、上記第１の２４進カウンタ（６２
Ｂ）のキャリー出力（ＣＹ）を制御信号（ＥＴ）として
上記第２の２４進カウンタ（６２Ｃ）の制御入力端に与
え、上記第２の２４進カウンタ（６２Ｃ）のキャリー出
力（ＣＹ）をアンロック検出パルス（ＵＮＬＯＣＫ）と
してインバータ（６２１１）を介して出力するようにな
っている。上記各カウンタ（６１Ａ）、　（６１Ｂ）は
、上記アキュムレータ（６５）のキャリーを検出する検
出論理回路（６６）の検出出力がロードパルス（ＬＤ）
として各ロード入力端に与えられることにより、定数〔
０〕のプリセットデータ（Ａ）〜（Ｄ）がそれぞれプリ
セットされて、２５６進の計数動作を行う。上記第２の
タイマ一部（６２）は、ロードパルス（ＬＤ）として与
えられる上記検出論理回路（６６）の検出出力すなわち
上記アキュムレータ（６５）のキャリー出力にて定数〔
０〕のプリセットデータ（Ａ）〜（Ｄ）がプリセットさ
れることによって、上記第２の２４進カウンタ（６２Ｃ
）のキャリー出力（ＣＹ）が論理「Ｌ」になり、上記イ
ンバータ（６２Ａ）を介して論理「Ｈ」のアンロック検
出パルス（ＵＮＬＯＣＫ）を出力する。そして、上記第
２のタイマ一部（６２）を構成している上記第１および
第２の２′進カウンタ（６２Ｂ）　、　（６２Ｇ）は、
上記論理ｒＨ。 のアンロック検出パルス（ＵＮＬＯＣＫ）にて上記ＡＮ
Ｄゲート６２Ａ）が開成されることにより、上記エツジ
検出部（１２）にて得られるエツジ検出パルス（ＥＤＧ
Ｅ）が制御信号（ＥＰ）として各制御入力端に与えられ
、上記高速クロック（ＦＣＬＫ）に同期した上記エツジ
検出パルス（ＥＤＧＥ）の計数動作を開始する。上記第
１および第２の２４進カウンタ（６２Ｂ）　、　（６２
Ｃ）は、上記エツジ検出パルス（ＩＥＤＧ’Ｅ）を２５
６発計数するまでの間に上記アキュムレータ（６５）の
キャリー出力にて定数〔０］のプリセットデータ（八）
〜（Ｄ）がプリセントされると、そのプリセット値〔０
〕から計数動作を繰り返し行い、上記第２の２４進カウ
ンタ（６２Ｃ）から上記インパーク（６２Ｄ）を介して
論理「Ｈ」のアンロック検出０ルス（ＩＩＮＬＯｃＫ）
を出力し続け、また、上記エツジ検出パルス（ＥＤＧＥ
）の２５６発計数すると、上記第２の２４進カウンタ（
６２Ｇ）のキャリー出力（ＣＹ）が論理ｒＨ，になり、
上記インバータ（６２Ａ）を介して出力される論理ｒ　
［、」のアンロック検出パルス（ＵＮＬＯＣＫ）によっ
て上記ＡＮＤゲート（６２＾）が閉成されて計数動作を
終了する。 また、上記アキュムレータ（６５）は、それぞれ８ビツ
トの第１および第２のＤ型フリップフロンブ（６５Ａ）
　、　（６５Ｂ）と８個のＡＮＤゲート（６５Ｃ，）〜
（６５Ｃ，）にて次のように構成されている。 すなわち、上記第１のＤ型フリップフロップ（４４Ａ）
は、上述の高速クロック（ＦＣＬＫ）がクロック入力端
に与えられているとともに、その第１ないし第８ビツト
入カデータ（ＩＤ）〜（８Ｄ）のデータ入力端に上記第
１および第２の加算器（６４Ａ）、　（６４Ｂ）による
各加算出力データ（１Σ）〜（４Σ）が与えられている
。この第１のＤ型フリップフロップ（６５Ａ　）は、上
記第１ないし第８ビツト入カデータ（ＩＤ）〜（８Ｄ）
を上述の高速クロック（ＦＣＬＫ）の立ち上がりエツジ
毎にランチして、各ビットの出力データ（１０）〜（８
Ｑ）を上記各ＡＮＤゲート（６５Ｇ　、）〜（６５ｃ、
）を介して上記第２のＤ型フリップフロップ（６５Ｂ）
の第１ないし第８ビツト入カデータ（ＩＤ）〜（８Ｄ）
のデータ入力端に与えている。 また、上記第２のＤ型フリップフロップ（６５Ｂ）は、
上述の高速クロック（ＦＣＬに）がクロック入力端に与
えられているとともに、上述のエツジ検出部（１０）に
よるエツジ検出パルス（ＥＤＧＥｉ）がラッチ制御デー
タ（ＩＥＮＩｌ）として制御入力端に与えられている。 この第２のＤ型フリップフロンプ（６５Ｂ）は、上記各
ＡＮＤゲート（６５Ｇ　、　）〜（６５Ｃ１りを介して
データ入力端に与えられる第１ないし第８ビツト入カデ
ータ（１０）〜（８Ｄ）について、上記高速クロック（
ＦＣＬＫ）に同期したラッチ動作を上記ランチ制御デー
タ（ＥＮＢ）すなわち上記エツジ検出パルス（ＥＤＧＥ
−１）毎に行う。そして、上記第２のＤ型フリンプフロ
ソプ（６５Ｂ）は、その下位４ビット出力データ（ＩＱ
）〜（４０）を上記第１の加算器（６４Ａ）の他方の入
力データ（１０）〜（４Ｄ）の入力端に与えるとともに
、上位４ビツト出力データ（５０）〜（８０）を上記第
２の加算器（６４［１）の他方の人力データ（ＩＤ）〜
（４Ｄ）の入力端に与え、さらに、その最上位ピントデ
ータ（８Ｑ）を上記検出論理回路（６６）の第１のＥＸ
ＯＲゲート（６６＾）に与えている。 上記アキュムレータ（４４）は、上記第１および第２の
加算器（６４Ａ）　、　（６４Ｂ）による各加算出力デ
ータ（１Σ）〜（４Σ）について、上記ランチ制御デー
タ（ＥＮＢ）すなわち上記エツジ検出パルス（ＥＤＧＥ
−１）にてラッチすることにより、上記プリセットカウ
ンタ部（２０）の上記カウンタ（２１）の２３進計数動
作の繰り返し位相と上記入力データ（ＨＤＭＩ　ｉ　ｎ
）のエツジ位相との位相比較を行って、上記入力データ
（）ＩＤＭｌ、７）のエツジ位相に対する位相誤差デー
タを形成し、この位相誤差データを上記加算器（６４Ａ
）　、　（６４Ｂ）に与えて積算する。 上記アキュムレータ（６５）の出力データ（ＩＱ）〜（
８Ｑ）すなわち上記位相誤差データの積算値は、上記第
１のタイマ一部（６１）が上記エツジ検出パルス（ＥＤ
ＧＥ）を１２８発計数する毎に、上記タイミングパルス
形成部（４５）の第１のＤ型フリップフロップ（４４Ａ
）の第６ビット段を介して上記各ＡＮＤゲート（６５Ｃ
Ｉ）〜（６５Ｃ＊）に供給される第１のタイマー出力（
ＥＤＧＥ＋□、）によってクリアされ

〔０〕となる。 さらに、上記検出論理回路（６６）は、第１および第２
のＥＸＯＲゲート（６６Ａ）、（６６Ｂ）　、インバー
タ（６６Ｃ）およびＮ　Ａ　Ｎ　Ｄ　（６６０）にて、
次のように構成されている。 上記各ＥＸＯｒｌゲー１−　（６６Ａ）　、　（６６Ｂ
）は、上記加ＴＫ２７ｔ（６３）の最上位ピノ］・出力
（３Σ）が供給されているとともに、上記第２の加算器
（６４Ｂ）の最上位ビット出力（４Σ）が上記ＥＸＯＲ
ゲート（６６Ａ）に供給され、さらに、上記アキュムレ
ータ（４４）の最上位ビットデータ（８０）が上記ＥＸ
ＯＲゲート（６６Ｂ）に供給されている。また、上記Ｎ
　Ａ　Ｎ　Ｄ　（６６Ｄ）は、上述のエツジ検出部（１
０）によるエツジ検出パルス＜ＥＤＧＥ）が供給されて
いるとともに、上記第１のＥＸＯＲゲート（６６Ａ）の
出力がゲート制御信号として直接供給され、さらに、上
記第２のＥχＯＲゲート（６６八）の出力がゲート制御
信号としてインバータ（６６Ｃ）を介して供給されてい
る。 上述の如き構成の上記アンロック検出部（６０）は、上
記第１のタイマ一部（６１）が上記エツジ検出パルス（
ＥＤＧＥ）を１２８発計数する期間中に、上記アキュム
レータ（６５）にラッチされる位相誤差データの積算値
の最上位ビットデータ（４Σ）が論理「Ｌ」から論理ｒ
Ｈ，に変化、あるいは論理ｒＨ，から論理「Ｌ」に変化
する状態になると、上記検出論理回路（６６）からキャ
リ検出パルスが出力されて、上記第２のタイマ一部（６
２）からインバータ（６２Ｄ）を介して論理「Ｈ」のア
ンロック検出パルス（ＵＮＬＯＣＫ）を出力する。 Ｈ発明の効果 本発明に係るビットクロック再生回路において、２Ｎ進
計数動作を行うプリセットカウンタ部にて入力データの
ビットクロックの２Ｎ倍の周波数の高速クロックを計数
することによって形成されるビットクロックは、上記入
力データのエツジに対する位相誤差が位相比較部にて検
出され、その位相誤差データに基づいてプリセットタイ
ミングパルス形成部にて形成されるプリセットタイミン
グパルスのタイミングでプリセットデータが上記プリセ
ットカウンタ部にプリセントされることにより位相補正
されて、上記入力データのエツジに位相固定される。上
記プリセットタイミングパルス形成部は、上記位相比較
部にて得られる位相誤差データを積算することにより、
位相誤差補正用のプリセットタイミングパルスを形成す
る。 本発明に係るビットクロツタ再生回路では、位相誤差デ
ータを積算して位相誤差補正用のプリセットタイミング
パルスを形成する上記プリセットタイミングパルス形成
部が時定数の大きなループフィルタとしてａ能し、時定
数の大きなディジタルＰＬＬ動作を行って、外乱に対す
るジンクの発生を抑えた安定度の高いビットクロツタ再
生を行うことができる。

【図面の簡単な説明】

第１図は本発明に係るビットクロック再生回路の基本構
成を示すブロック図、第２図は本発明の具体的な実施例
を示すビットクロック再生回路の回路構成図、第３図は
上記実施例におけるプリセットカウンタ部のプリセント
動作を説明するためのタイムチャートである。 １・・・・データ入力端子 ２・・・・クロック入力端子 ３・・・・データ出力端子 ７・・・・ビットクロック出力端子 １０・・・・エツジ検出部 ２０・・・・プリセットカウンタ部 ３０・・・・プリセットデータ形成部 ４０・・・・位相比較部 ４５・・・・タイミングパルス形成部

Claims (1)

1. 【特許請求の範囲】 入力データのエッジを検出するエッジ検出部と、入力デ
   ータのビットクロックの２＾Ｎ（Ｎは整数）倍の周波数
   の高速クロックを計数する２＾Ｎ進のプリセットカウン
   タ部と、 上記プリセットカウンタ部による計数出力データから位
   相誤差補正用のプリセットデータを形成するプリセット
   データ形成部と、 上記エッジ検出部によるエッジ検出パルスと上記プリセ
   ットカウンタ部による２＾Ｎ進計数出力パルスとの位相
   比較を行う位相比較部と、 上記位相比較部にて得られる位相誤差データを積算して
   上記位相誤差データに応じた位相誤差補正用のプリセッ
   トタイミングパルスを形成するタイミングパルス形成部
   とを備え、上記プリセットカウンタ部に対するプリセッ
   トデータのプリセットタイミングを上記位相比較部にて
   得られる位相誤差データに応じて制御して、上記入力デ
   ータのエッジに位相固定したビットクロックを上記プリ
   セットカウンタ部から出力することを特徴とするビット
   クロック再生回路。