JPH02272677A - データプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、−数的には、単一の命令により、テーブルル
ックアップ（ｔａｂｌｅ　１ｏｏｋ−ｕｐ）および補間
（１ｎｔｅｒｌ）Ｏ１ａｔｉ３）機能を実行できるデー
タプロセッサに関する。より特定的には、本発明はその
命令セット中にテーブルルックアップおよび補間命令を
含む集積回路データプロセッサに関する。

［従来の技術］ 機械的システムを制御することを含むデータプロセッサ
の多くの普通の応用はテーブルルックアヅグ操作を含む
、１つの例はマイクロプロセッサを内燃機関における燃
料注入の制御のために用いる信号を発生するために使用
することである。該マイクロプロセッサには、エンジン
速度、負荷、吸入空気温度および圧力、のような数多く
の入力パラメータが与えられ、注入されるべき燃料の適
切な量および注入のタイミングを計算し、かつインジェ
クタを付勢する制御信号を発生する。必要な計算を行な
う非常に効率的な方法は入力パラメタを使用して先に計
算されたテーブルにおけるロケーションを指示するアド
レスを発生しかつ該テーブルにおけるそのロケーション
から、マイクロプロセッサにとってアクセス可能なメモ
リ内に格納される、適切な結果を引き出すことである。

補間は大きなテーブルを必要とすることなくテブルから
引き出された情報の精度を増大するためのよく知られた
技術である。補間は上に述べたようなデータプロセッサ
を基礎とした制御システムに広く応用されてきた。

集積回路データプロセッサ、これはまたマイクロプロセ
ッサあるいはマイクロコンピュータとも称される、の分
野においては、テーブルルックアップおよび補間操作は
該プロセッサにより実行される一連のより基本的な命令
によって行なわれてきた。

［発明が解決しようとする課趙］ この解決方法はシステム設計者に特定の応用に対する最
も適切なテーブルルックアップおよび補間アルゴリズム
を開発する上で広い柔軟性を許容するが、そのような一
連の命令は常に等化な単一の命令が成し得るよりも低速
である。その上、アルゴリズムを設計し、コーディング
しがっ維持することはシステム設計者の資源にかなりな
負担を課すことになる。

従って、本発明の目的は、テーブルルックアップおよび
補間命令を有する改良されたデータプロセッサを提供す
ることである。

［課題を解決するための手段］ 本発明のこのおよび他の目的は、複数の命令の各々を実
行するための命令実行手段、該命令実行手段に結合され
てデータプロセッサに対しメモリに格納された情報を提
供するためのメモリインタフェース手段、そして前記命
令実行手段に結合され情報を格納しかつ提供するための
レジスタ手段、を具備し、前記命令実行手段はさらに、
前記メモリインタフエース手段を作動させて第１のユニ
ットの情報を提供し、前記メモリインタフェース手段を
作動させて第２のユニットの情報を提供し、前記第１お
よび第２のユニットの情報に対し補間操作を行ないかつ
出力を与えることにより、前記複数の命令の内の第１の
特定の１つの実行に応答するための手段を具備する、デ
ータプロセッサにより提供される。

［実施例コ 本発明のこれらおよび他の見地は図面と共に以下の詳細
な説明からより明らかになるであろう。

第１図は、本発明の特定の実施例に係わる集積回路デー
タプロセッサを示す、マイクロコンピュータ１０は、中
央処理ユニット（ＣＰＵ）１１、モジュール（ｉｎｔｅ
ｒ−Ｉｌｏｄｕｌｅ）間バス（ＩＭＢ）１２、シリアル
通信インタフェース１３、オンボードメモリ１４、タイ
マモジュール１５、およびシステム集積モジュール（Ｓ
ＩＭ）１６を具備する。複数のデータ、アドレスおよび
制御信号線を具備する、モジュール間バス１２は、マイ
クロコンピュータ１０の池の構成要素の各々に結合され
かつそれらの間の通信を提供する。シリアルインタフェ
ース１３はマイクロコンピュータ１０と外部袋＝および
システムとの間の同期および／または非同期シリアルデ
ータ転送を幾つかのシリアルＩ１０ピンによって提供す
る。メモリ１４はマイクロコンピュータ１０にとって有
用なソフトウェア命令および他のデータのための格納ス
ペースを提供する。タイマモジュール１５は、入力捕獲
、出力比較等のような種々のタイミング機能を幾つかの
タイマピンにより提供しかつインタフェース１７により
メモリ１４に結合されている。ＳＩＭ１６はＣＰＵＩＩ
に外部メモリおよび他の周辺装置へのアクセスを提供す
る目的で１ＭＢ１２および外部バスの間のインタフェー
スを提供しかつまたクロック信号の発生および分配のよ
うなある種のシステム機能を与える。

第２図は、単純化された形式で、第１図のＣＰＵ１ｌの
内部構造を示す、基本的には、ＣＰＵ１１はマイクロマ
シン２０、実行ユニット２１、レジスタのセット（組）
２１およびバスインタフェース２３を具備する。マイク
ロマシン２０はインタフェース２３および実行ユニット
２１に対し双方向的に結合されている。レジスタ２２お
よび実行ユニット２１はここでは図示されていない内部
バス等の手段により互いに結合されている。実行ユニッ
ト２１はまた双方向的にインタフェース２３に結合され
ている。インタフェース２３は１ＭＢ１２を構成するア
ドレス、データおよび制御信号に結合されている。

マイクロマシン２０は命令が実行されるべきシーケンス
を決定し、命令がメモリ（メモリモジュル１４または外
部メモリ）からフェッチされた後インタフェース２３か
らそれらの命令を受信し、命令フェッチおよびオペラン
ド読み取りまたは書き込みサイクルを行なうためにイン
タフェース２３に命令しかつ命令を実行ユニット２１の
制御に使用するため複数の制御信号にデコードする任務
を有する。マイクロマシン２０の命令シーケンス機能の
一部として、それは１ＭＢ１２からインクフェース２３
を介して受けた割り込み要求を認めるか否かを決定する
機能を含め、例外処理を行なう、実行ユニット２２はマ
イクロマシン２ｏにより受信される命令にエンコードさ
れている論理、演算および他の機能の実際の実行の任務
を有している。レジスタ２２は実行ユニット２１への種
々の入力および°実行ユニット２１の動作結果を格納す
る。ＩＭＢインタフェース２３は１ＭＢ１２へのマスタ
オンリ（ｎａｓｔｅｒ−ｏｎｌｙ）インタフェースであ
る。即ち、それは１ＭＢ１２の読み取りおよび書き込み
サイクルを開始でき、がっそれは他のマスクに対しその
ようなサイクルを開始することを許容できるが、それは
他のバスマスタによりｒｍ始される１ＭＢ１２の読み取
りまたは書き込みサイクルに応答することができない。

次に第３図を参照すると、第２図のレジスタ２２が非常
に詳細に示されている。レジスタ２２は、Ｄｏ−Ｄ７で
示されている８個の３２ビツトのデータレジスタ、ＡＯ
−Ａ６で示されている７個の３２ビツトアドレスレジス
タ、それぞれ（ユーザスタックポインタについて）ＵＳ
Ｐで示されかつ（スーパーバイザ用スタックポインタに
対し）ＳＳＰで示される２個のスタックポインタ、ＰＣ
で示される単一の３２ビットプログラムカウンタ、ＳＲ
で示される１個の１６ビツトステータスレジスタ、それ
ぞれ（ソース機能コードに対し）ＳＦＣで示されかつ（
デスティネーション機能コードに対し）ＤＦＣで示され
る２個の３ビツトの機能コードレジスタ、そしてＶＢＲ
で示される１個の３２ビツトベクトルベースレジスタを
備えている。

２個のスタックポインタはそれぞれＡ７およびＡ７′の
表示によって交互に参照される。

また、レジスタ２２はＣＰＵＩＩのプログラマーズモデ
ルと称されるものを備えている。ここに図示されたプロ
グラマーズモデルはアメリカ合衆国テキサス用、オース
ティンのモトローラ社から入手可能なマイクロプロセ・
ノサの６８０００フアミリのマイクロプロセッサのいず
れのユーザにもよく知られたものであろう。

第３図に示されるレジスタに加え、ＣＰＵ１１はそれぞ
れｔｅｍｐｌおよびｔｅｍｐ２と称される２個の一部レ
ジスタ（ｔｅｌｐｏｒａｒｙ　ｒｅｇｉｓｔｅｒｓ）を
含む、これらのレジスタはプログラマーズモデルの一部
ではないが、その理由はこれらは（本発明に関係しない
デバッグモードにおいてのみ利用できるある種の命令を
除き）ＣＰＵＩ　ｉによって実行され得る命令のいずれ
によってもユーザ°にアクセスされ得ないからである。

ＣＰＵＩＩによって実行される種々の命令は中間結果の
格納のためにｔｅｍｐｌおよびｔｅｍｐ２を用いるが、
これについては以下により詳細に説明する。

事実上いずれのデータプロセッサについてもそうである
ように、ＣＰＵＩＩは固定されたセットの命令を実行で
きる。各命令のオブジェクトコード表現、すなわちメモ
リから実際にフェッチされかつＣＰＵＩＩにより実行さ
れるもの、はビットのつながりである。ＣＰＵＩ　１に
より実行可能な各命令は所定数のビットを有する。多く
の例においては、命令は、イミディエットデータのよう
な延長ワードを含まずに、３２ビツトを有する。第４Ａ
図はＣＰＵ１１により実行可能な命令の１つのオブジェ
クトコードフォーマットを示す、この命令のフォーマッ
トは２個の１６ビツトのワードとして示されているが、
これはＩＭＢ１２が一度には最高１６ビツトを転送する
からである。命令３０の最初のワードは５個のビットフ
ィールドを有する。ビット１２−１５からなるビットフ
ィールドはオール１である。ビット９−１１からなるビ
ットフィールドはマルチプロセッサシステムにおけるど
のプロセッサがこの命令を実行すべきかを示す。もしＣ
ＰＵＩＩが命令を実行すべきであれば、このビットフィ
ールドはビット１００を含むであろう、ビット６−８か
らなるビットフィールドはオール０である。ビット３−
５からなるビットフィールドはこの命令を実行する場合
に用いられるべき実効アドレスモードを示す。ビット〇
−２からなるビットフィールドは７個のアドレスレジス
タの内どれがこの命令に対する実効アドレスを計算する
ために使用されるべきかを示す。

この命令３１の第２ワードは７個のビットフィールドを
有する。ビット１５はＯである。ビット１２−１４から
なるビットフィールドは８個のデータレジスタ、Ｄｘと
称される、のいずれが命令を実行する上で用いられるべ
きかを示す、以下に詳細に説明するように、このデータ
レジスタはオペランドのソースでありかつこの命令の結
果のデスティネーションでもある。ビット１１は０であ
る。ビット１０は丸めフラグでありかつ補間操作の結果
が丸められている（ｒｏｕｎｄｅｄ）かあるいはそうで
ないかを判定するために使用される。ビット８−９から
なるビットフィールドはピッ１へパターン０１を含む、
ピッｌ−６−７からなるビットフィールドは命令がバイ
ト（８ビツト）、ワード（１６ビツト）あるいはロング
ワード（３２ビツト）のいずれのオペランドを用いて実
行されるべきかを示す、このビットフィールドはテーブ
ルにおける個々のエントリーおよび補間操作の結果の双
方のサイズを特定する。Ｉ＆後に、ビット０−５からな
るビットフィールドはオール０である。

ＣＰＵＩＩが第４Ｂ図に示されるフォーマットの命令に
遭遇した時、それはテーブルルックアップおよび補間操
作を行なう、この命令の実行の詳細は第５Ａ図を参照し
て説明する。第４Ａ図は命令のオブジェクトコード表現
を示す。アセンブリ言語においては、この命令の表現は
次に示す２つの基本的なバリアントを有している。

ＴＡＢＬＥ、＜５ｉｚｅ＞　　　〈ｅａ＞、Ｏｘ、およ
びＴＡＢＬＥ旧（、（ＳｉＺｅ＞　　　　　（ｅａ＞、
ＯＸ。

前者は命令の丸めバリアントに関し、ヰして後者は非丸
めバリアントに関する。いずれの場合にも、＜５ｉｚｅ
＞アーギュメントは（バイト、ワードまたはロングワー
ドに対し）Ｂ、Ｗまたはしてあり、＜ｅａ＞アーギュメ
ントはアドレスモードおよびアドレスレジスタの双方を
表わし、かつＤｘアーギュメントはデータレジスタを示
す。よく知られているように、アセンブラとして知られ
ているソフトウェアは命令のアセンブリ言語表現をプロ
セッサにより実行可能なオブジェクトコド表現に変換す
る。

第４Ｂ図は、ｃｐｕｉｔにより実行可能な他の命令のオ
ブジェクトコードフォーマットを示す。

この命令は第４Ａ図に示された命令と非常によく似てお
り、従って相違点のみ説明する。命令３２の第１ワード
は、第４Ａ図の命令の第１ワードより１個少ないビット
フィールドを有している。実効アドレスフィールド、即
ちビット３−５、はオル０である。ビットＯ−２を有す
るフィールドは、アドレスレジスタを指示するために使
用される代わりに、Ｄｙｍと称されるデータレジスタを
指示するために使用される。以下に詳細に説明するよう
に、このデータレジスタはこの命令のオペランドのソー
スである。第２ワード３３は第４Ａ図の命令の第２ワー
ドとビット８および最下位３ビツトにおいてのみ異なる
。第２ワード３３のビット８は、１ではなく、０である
。また、最下位３ビツトを有するビットフィールドはＤ
ｙｎと称されるデータレジスタを指示するが、これもま
なこの命令のためのオペランドのソースである。アセン
ブリ言語においては、第４Ｂ図の命令の表現は次のよう
な２つの基本的なバリアントを有している。

ＴＡＢＬＥ、＜５ｉｚｅ＞　　　［）ｙｎ：（ｌｙｎ、
Ｄχ、およびＴＡＢＬＥＮＲ，＜５ｉｚｅ）　　　　Ｄ
ｙＩ：Ｄｙｎ、Ｏｘ第５図は、第４Ａ図の命令を実行す
る場合にＣＰｏｌｌによって行なわれるステップを示す
、要約すると、この命令は予めメモリに格納されている
と仮定される符号付きバイト、ワードまたはロングワー
ドの値のテーブルから２つの隣接する値を調べる（ルッ
クアップする。）このテーブルはメモリ１４あるいは外
部メモリのいずれにあってもよい。このテーブルは特定
された実効アドレスモードを用いて特定されるアドレス
レジスタから計算されたアドレスにより特定される位置
においてスタートするものと仮定する。ルックアップさ
れる最初の値のアドレスは特定されたデータレジスタに
おけるオペランドのビット８−１５をテーブルのスター
トアドレスからのオフセットとして用いることにより引
き出される。第２の値のアドレスは第１の値のアドレス
を単に増分することにより引き出されるが、この増分は
命令のサイズフィールドに関連する。メモリから２つの
テーブル値がいったん引き出されると、補間された結果
の計算において、特定されたデータレジスタにおけるオ
ペランドの下位バイト（ビット０−７）を用いてリニア
な補間が行なわれる。補間計算の間、中間結果は命令の
Ｒビットにより決定されるように、丸められあるいは丸
められない、補間操作の結果は命令において特定された
データレジスタに置かれる。

第４Ａ図の命令の実行は実効アドレスを計算することに
より開始される。これはデータ処理技術においてはよく
知られた操作である。好ましい実施例において利用でき
る実効アドレスモードは、アドレスレジスタ・インダイ
レクト、ディスプレイスメントを有するアドレスレジス
タ・インダイレクト、インデックスを有するアドレスレ
ジスタ・インダイレクト、絶対ショート、絶対ロング、
ディスプレイスメントを有するＰＣｌそしてインデック
スを有するＰＣである。実効アドレスがテプルかスター
トすると仮定されるメモリ内の位置を指示する１次に、
テーブルへのオフセットが＜５ｉｚｅ＞によりＤｘの内
容のビット８−１５を尺度変更（スケール）することに
より計算される。言い変えれば、Ｄｘのビット８−１５
がそこから最初の値が引き出されるべきテーブルエント
リーの番号を含むものと仮定される。メモリアドレスに
関する実際のオフセットはこの番号から各テーブルエン
トリーがいかに多くのメモリロケーションを占有するか
を示す、＜ｓ　ｉ　ｚｅ＞パラメタによってそれを乗算
することにより計算されなければならない。

次に、引き出されるべき最初のテーブルエントリーのメ
モリアドレスがオフセットを実効アドレスに加算するこ
とにより計算される０次に、（第２図の２３の）バスイ
ンタフェースが丁度計算されたアドレスを用いて適切な
サイズのオペランド読み収りサイクルを実行するよう命
令される。このバスサイクルの結果は、それが完了する
と、先に述べた中間結果レジスタであるｔｅｍｐｌに記
・隠される。次に、引き出されるべき第２のテーブルエ
ントリーのアドレスか＜ｓ　ｉ　ｚｅ＞パラメータを第
１のテーブルエントリーのアドレスに加算することによ
り計算される。バスインタフェースが再びこの新しいア
ドレスを用いてオペランド読み取りサイクルを実行する
よう命令されかつこのサイクルの結果はｔｅｍｐ２に記
憶される。

次の３つのステップは実際の補間操作を行なう。

最初に、ｔｅｍｐｔの値がｔｅｍｐ２の値から減算され
、その結果がｔｅｍｐ２に置かれる。次に、ｔｅｍｐ２
の値がＤｘの下位バイトを２５６で除算することにより
計算される補間分数 （ｉｎｔｅｒｐｏｌａｔｉｏｎ　ｆｒａｃｔｉｏｎ）に
より乗算される。ＤＸの下位バイトは８個の２進デイジ
ツトを有するから、それは０から２５５の範囲における
１０進数を表わすことができ、従って補間分数の計算は
先に述べた通りである。この操作の結果はｔｅｍＰ２に
置かれかつ調整された差分として参照される０次に、こ
の中間結果がＲビットの状態に応じて、丸められあるい
は丸められない、もしＲビットがＯであれば、次のよう
にして丸めが行なわれる。もし調整された差分の分数部
分が＜１０進表示における）−１／２以下であれば、調
整された差分かち１が減算されかつ整数部分が丸められ
、調整された差分として取られる。もし調整された差分
の分数部分が一１／２より大きくかつ＋１／２より小さ
ければ、整数部分が丸められ、調整された差分として取
られる。もし調整された差分の分数部分が＋１／２以上
であれば、調整された差分に１が加算されかつ整数部分
が丸められ、調整された差分として収られるｌ後に、ｔ
ｅｍｐｌの値かｔｅｍｐ２の値に加算されその結果がＤ
ｘに記憶される。これは標準的なリニア補間操作と肥ら
れるであろう、勿論、適切な場合には任意の池の補間操
作に置き変えることは容易であろう。

丸められたく整数）結果に対しては、結果はオペランド
と同じサイズであり、即ち＜ｓ　ｉ　ｚｅ＞パラメータ
により特定されたものと同じであり、かつＤｘに右揃え
（ｒｉ（ｌｈｔ　ｊｕｓｔｉｆｉｅｄ）様式で記憶され
る。Ｄｘの上位ビットは、バイトまたはワードのサイズ
であると仮定すると、影響を受けない。

丸められていない結果に対しては、Ｄｘの下位バイトは
＜ｓ　ｉ　ｚｅ＞パラメータの如何に１系わらず、結果
の分数部分を含む、Ｄｘの残余の部分は結果を含み、バ
イトおよびワードの結果はＤｘを満たすために符号延長
（ｓｉｇｎ−ｅｘｔｅｎｄｅｄ）されている。

第６図を参照すると、第４Ｂ図の命令を実行する場合に
おけるＣＰｔＪｌｌにより行なわれるステップが示され
ている。要約すると、この命令は補間されるべき値をメ
モリにおけるテーブルからよりはむしろ命令内で特定さ
れたレジスタから得る。

この命令は３次元、あるいはサーフェスルックアップお
よび補間操作を行なう場合に有用である。

言い変えれば、第４Ａ図の命令の２つの先の実行は補間
された結果をデータレジスタに記憶させるであろう。次
に第４Ｂ図の命令の例はこれらの２つの結果の間の補間
をするために用いることかできる。命令のＤｙｍフィー
ルドにより特定されるレジスタは第１の値のソースであ
り、かつＤｙｎフィールドにより特定されるレジスタは
第２の値のソースである。それ以外はこの命令の実行は
第４Ａ図のものと同じである。

Ｄｘを変えることに加え、上に述べた命令の双方ともス
テータスレジスタの条件コードビット（Ｘ、Ｎ、Ｚ、Ｖ
およびＣ）の幾つかを変えることかできる。両方共同様
にしてそのようにする。

Ｘ　（ｅｘｔｅｎｄ）はけっして影響されない、　Ｃ（
ｃａｒｒｙ）は常にクリアされる。Ｎ　（ｎｅｇａｔｉ
ｖｅ）は結果の最上位ビットがセットされればセットさ
れかつそれ以外はクリアされる。　ｚ（ｚｅｒｏ）は結
果がＯであればセットされかつそれ以外はクリアされる
。■ｆＯＶｆ３ｒｆｌｏｖ）は丸められていないロング
ワードの結果の整数部分が−２２３から２２３の範囲に
なければセットされかつそれ以外はクリアされる。

上述のような様式でのＤｘの内容の利用は命令の幾らか
の制限を含む、Ｄｘのフィールドの双方は１バイトの長
さであるから、双方共２５５の最大１０進値を有してい
る。従って、いずれのテブルも、最大で、２５７のエン
トリーを持つことができかつ補間操作の最大の分解能は
２つの連続するテーブルエントリーの間の「１離の１／
２５６である。このことは開示された実施例のこれらの
特徴を適切な環境において変更できることを示唆する０
例えば、もしデータ処理システムの設計者が比較的少な
いデータポイントを有するテーブルを含む主要な応用を
予見しておりかつその場合高度の補間の分解能が有用で
あれば、オペランドのより多くのビットを補間分数を計
算するなめに使用しかつより少ないビットをテーブルオ
フセットを計算するために使用することが適当であろう
。

明らかに、もし多くのエントリイを有するテーブルを含
む主要な応用が予見されかつより低い補間の分解能が許
容できる場合には逆が正しいこととなる。また、柔軟性
を最大にするために各々の目的に対していかに多くのビ
ットが使用されるべきかを特定する可変ビットフィール
ドを命令中に含ませることもできる。上述の実施例にお
ける、他の明らかな変更はＤｘレジスタの下位１６ビツ
トのみを用いることである。勿論、Ｄｘのビットのこの
数より多くあるいは少しを適切に用いることも可能であ
る。さらに、他の実施例においては、Ｄｘそれ自体のサ
イズ°を３２ビツト以外にすることかできる。さらに他
の可能な変更はテーブルそれ自体に格納されたデータに
より特定されるべき（オフセットを計算しかつ補間計算
を行なう）２つの低能のなめに使用されるＤｘのビット
数を許容することである。これはテーブルエントリーの
数および補間の分解能を命令それ自体にビットフィール
ドを付加することなくテーブルからテーブルへと変え得
ることを許容するであろう。

明瞭化のため、上の説明は２つの別の命令の存在に言及
している。そこにおいては２つの命令をメモリからある
いはレジスタから補間値を得る選択を有する単一の命令
として言及すること力「まさに正確であろう、一方、多
数の関連する命令の存在を述べることもまた正確である
が、それはアドレシングのモード、丸めフラグの設定お
よび池の変数の順列が多くの別のオブジェクトコードの
ピントパターンを生成するからである。

説明された実施例に対するこれらおよび池の変更は当業
者には明らかでありかつ本発明の精神および範囲内にあ
るものである。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例に係わる集積回路デ
ータプロセッサを示すブロック図、第２図は、第１図の
装置の中央処理ユニットを示すブロック図、 第３図は、第１図の装置の中央処理ユニットのレジスタ
セット、またはプログラマーズモデルを示す説明図、 第４Ａ図および第４Ｂ図はそれぞれ、第１図および第２
図の装置により実行可能なテーブルルックアップおよび
補間命令の第１および第２のバリアントの命令フォーマ
ットを示す説明図、第５図は、第４Ａ図の命令を実行す
る場合における第１図および第２図の装置により実行さ
れるステップを示すフローチャート、そして第６図は、
第４Ｂ図の命令を実行する場合における第１図および第
２図の装置により実行されるステップを示すフロ チャー１・である。 １０：マイクロコンピュータ、 １１：中央処理ユニット、 １２：モジュール間バス（ＩＭＢ）、 １３ニジリアル通信インタフェース、 １４：オンボードメモリ、 １５：タイマモジュール、 １６：システム統合モジュール（ＳＩＭ）１７：インタ
フェース、 ２０：マイクロマシン、 ２１：実行ユニット、 ２２：レジスタ、 ２３：バスインタフェース。

Claims (1)

1. 【特許請求の範囲】 １、複数の命令の各々を実行するための命令実行手段、 該命令実行手段に結合されデータプロセッサにメモリに
   記憶された情報を提供するためのメモリインタフェース
   手段、そして 前記命令実行手段に結合され情報を格納しかつ提供する
   ためのレジスタ手段、 を具備し、前記命令実行手段はさらに、 第１のユニットの情報を提供するために前記メモリイン
   タフェース手段を作動させ、第２のユニットの情報を提
   供するために前記メモリインタフェースを作動させ、前
   記第１および第２のユニットの情報に対し補間操作を行
   ない、かつ出力を提供することにより前記複数の命令の
   内の第１の特定の１つの実行に応答するための手段、 を具備することを特徴とするデータプロセッサ。 ２、前記命令実行手段はさらに、 前記レジスタ手段を作動して第１のユニットの情報を提
   供し、前記レジスタ手段を作動して第２のユニットの情
   報を提供し、前記第１および第２のユニットの情報に対
   し補間操作を行ない、かつ出力を提供することにより前
   記複数の命令の内の第２の特定の１つの実行に応答する
   ための手段、を具備する請求項１に記載のデータプロセ
   ッサ。 ３、前記実行手段はさらに、 前記補間操作の間選択的に丸め操作を行なうことにより
   前記複数の命令の内の前記第１の特定の１つの実行に応
   答するための丸め手段であって、前記選択的丸めは前記
   複数の命令の前記第１の特定の１つの丸め部分により制
   御されるもの、を具備する請求項１に記載のデータプロ
   セッサ。 ４、前記実行手段はさらに、 前記補間操作の間選択的に丸め操作を行なうことにより
   前記複数の命令の内の前記第１および第２の特定のもの
   の実行に応答するための丸め手段であって、前記選択的
   丸めは前記複数の命令の内の前記第１および第２の特定
   のものの丸め部分により制御されるもの、 を具備する請求項２に記載のデータプロセッサ。 ５、さらに、 前記メモリインタフェース手段に結合され、前記レジス
   タ手段を作動させて第３のユニットの情報を提供し、該
   第３のユニットの情報の尺度変更された第１の部分を前
   記アドレスに加算することにより前記第１のユニットの
   情報のアドレスを計算することにより、前記複数の命令
   の前記第１の特定のものの実効アドレス部分に応答して
   アドレスを計算するためのアドレス計算手段、 を具備する請求項１に記載のデータプロセッサ。 ６、前記命令実行手段はさらに、 前記第１および第２のユニットの情報の間の差を計算す
   るための手段、 前記第３のユニットの情報の第２の部分から補間分数を
   計算するための手段、 前記第１および第２のユニットの情報の間の差と前記補
   間分数との積を計算するための手段、そして 前記第１のユニットの情報および前記第１および第２の
   ユニットの情報の間の差と前記補間分数との積の和を計
   算するための手段、 を具備する請求項５に記載のデータプロセッサ。 ７、複数の命令の各々をデコードしかつ複数の制御信号
   を生成するための命令デコード手段、該命令デコード手
   段に結合されかつ制御信号に応答して情報を格納しかつ
   提供するためのレジスタ手段、 前記命令デコード手段に結合されかつ制御信号に応答し
   てデータプロセッサに情報格納手段に格納された情報を
   提供するためのインタフェース手段、そして 前記命令デコード手段、レジスタ手段およびインタフェ
   ース手段に結合されかつ制御信号に応答して演算および
   論理的計算を行なうための計算手段、 を具備するデータプロセッサであつて、 前記インタフェース手段を作動させて前記情報格納手段
   における第１のロケーションから第１のユニットの情報
   を提供し、前記インタフェース手段を作動させて前記情
   報格納手段における第２のロケーションから第２のユニ
   ットの情報を提供し、前記計算手段を作動させて前記第
   １および第２のユニットの情報に対し補間計算を行ない
   、かつ前記レジスタ手段を作動させて前記補間計算の結
   果を格納する、制御信号を発生することにより前記複数
   の命令の内の第１の特定のもののデコードに応答する命
   令実行手段、 を具備することを特徴とするデータプロセッサ。 ８、さらに、 前記命令実効手段は、前記レジスタ手段を作動させて第
   １のユニットの情報を提供し、前記レジスタ手段を作動
   させて第２のユニットの情報を提供し、前記計算手段を
   作動させて前記第１および第２のユニットの情報に対し
   補間計算を行ないかつ前記レジスタ手段を作動させて前
   記補間計算の結果を格納する制御信号を発生することに
   より前記複数の命令の内の第２の特定のもののデコード
   に応答する、 請求項７に記載のデータプロセッサ。 ９、前記実行手段はさらに、 前記補間計算の間選択的に丸め操作を行なうことにより
   前記複数の命令の内の前記第１の特定のものの実行に応
   答するための丸め手段であつて、前記選択的丸めは前記
   複数の命令の内の前記第１の特定のものの一部により制
   御されるもの、を具備する請求項７に記載のデータプロ
   セッサ。 １０、前記実行手段はさらに、 前記補間計算の間選択的に丸め操作を行なうことにより
   前記複数の命令の内の前記第１および第２の特定のもの
   の実行に応答する丸め手段であって、前記選択的丸めは
   前記複数の命令の内の前記第１および第２の特定のもの
   の一部により制御されるもの、 を具備する請求項８に記載のデータプロセッサ。 １１、さらに、 前記命令実行手段は、レジスタ手段を作動させて第３の
   ユニットの情報を提供し、前記計算手段を作動させて前
   記複数の命令の内の前記第１の特定のものの実効アドレ
   ス部分からアドレスを計算する、制御信号を発生するこ
   とにより、かつ前記第３のユニットの情報の尺度変更さ
   れた第１の部分を前記アドレスに加算することにより前
   記情報格納手段における前記第１のロケーションを計算
   することにより、前記複数の命令の内の前記第１の特定
   のものの実行にさらに応答する、 請求項７に記載のデータプロセッサ。 １２、さらに、 前記命令実行手段は、前記計算手段を作動させて前記第
   １および第２のユニットの情報の間の差を計算し、前記
   第３のユニットの情報の第２の部分から補間分数を計算
   し、前記第１および第２のユニットの情報の間の差と前
   記補間分数との積を計算し、かつ前記第１および第２の
   ユニットの間の差と前記補間分数との積および前記第１
   のユニットの情報の和を計算することにより、前記複数
   の命令の内の前記第１の特定のものの実行にさらに応答
   する、 請求項１１に記載のデータプロセッサ。