JPH02272970A - データ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、ディジタル画像信号を２次元コサイン変換
（ｄｉｓｃｒｅｔｅ　ｃｏｓｉｎｅ　ｔｒａｎｓｆｏｒ
＋ｗ）等の２次元変換符号化により符号化することでデ
ータ量を圧縮するデータ処理回路に関する。

（発明の概要） この発明では、複数の画素からなる第１のブロックを単
位として直交変換して得られた複数の係数データを処理
するデータ処理回路において、複数の係数データを第１
のブロックより小さい複数の第２のブロックに分割し、
第２のブロック毎のレベル信号を検出し、複数の第２の
ブロックをレベル信号の大きさの順に並びかえ、並びか
えられた第２のブロックに属する係数データのうち所定
個数の第２のブロックの係数データを選択し、選択され
たデータを符号化することで、簡単な構成でもって、伝
送データの圧縮率を高くすることができる。

〔従来の技術〕

画像信号の冗長度を抑圧するために、所定数の画素から
なるブロックに画面を分割し、ブロック毎に原画像信号
の特徴と合った変換軸で線形変換を行う変換符号化が知
られている。変換符号化としては、アダマール変換、コ
サイン変換等が知られている。従来のコサイン変換符号
化装置は、例えば第１５図に示すような構成を有してい
る。

第１５図において、８１で示す入力端子には、標本化さ
れた離散的な画像信号ｆ　（ｊ　、　ｋ）が供給され、
この入力信号がコサイン変換（ＤＣＴ変換）回路８２に
供給される。コサイン変換回路８２では、２次元コサイ
ン変換がなされる。２次元コサイン変換では、次式で示
される処理がなされる。但し、原データは、１ブロツク
が（ｎＸｎ）サンプルの２次元データｆ（ｊ、ｌｃ）　
（ｊ＋に＝０，１＋　１．−９ｎ−１）とする。

ｎ　＆　　　　　　　　Ｊ　−ｖ ｕ＋　ｙ：Ｑ＋　Ｌ　０１．＋　ｎ−１コサイン変換回
路８２からの係数値Ｆ　（ｕ、　ｖ）がブロック走査回
路８３に供給され、ブロック内の係数データが第１６図
に示すように、直流成分から高周波成分に向かってジグ
ザグ走査で出力される。

第１６図で、０．１，２．３．　　・・・と記入した数
値は、各データに付随したアドレスと考える。

ブロック走査回路８３からの係数データが再量子化回路
８４に供給される。再量子化回路８４では、係数データ
がバッファコントロール回路８８からの量子化ステップ
で量子化される。再量子化回路８４の出力信号がソーテ
ィング回路８５に供給される。ソーティング回路８５で
は、振幅の絶対値の順序で係数データがソーティングさ
れた後、振幅とアドレスの両方が差分される。ソーティ
ング回路８５からの差分信号が可変長符号化回路８６に
供給される。可変長符号化回路８６では、ランレングス
符号化及びハフマン符号化により、所定ビット数のコー
ド信号に変換される。

可変長符号化回路８６からのコード信号がバッファメモ
リ８７に供給される。バッファメモリ８７は、可変長符
号化回路８６からのコード信号の伝送レートを伝送路の
レートを超えない範囲のレートに変換するために設けら
れている。バッファメモリ８７の入力側のデータレート
は、可変のものであるが、バッファメモリ８７の出力側
のデータレートが略々一定となる。バッファメモリ８７
からの出力データが端子８９に取り出される。バッファ
メモリ８７において、伝送データ量の変動が検出され、
検出信号がバッファコントロール回路８８に供給される
。

バッファコントロール回路８８は、再量子化回路６４の
量子化ステップを制御し、また、ソーティング回路８５
におけるスレッシジルディングによって、伝送される係
数データが所定のデータ量となるように制御する。スレ
ッシジルディングは、絶対値がしきい値より大きい係数
データからしきい値を減算する処理である。但し、直流
成分の係数データＦ（０，０）は、スレッシジルディン
グの対象から除かれる。

上述のようなフィードバック型のバッファリングは、バ
ッファメモリ８７がオーバーフローしそうになると、バ
ッファメモリ８７への入力データのレートを低下させ、
逆に、バッファメモリ８７がアンダーフローしそうにな
ると、バッファメモリ８７への入力データのレートを上
昇させるように、バッファコントロール回路８８により
量子化ステップ及びしきい値をフィードバック制御して
いる。

〔発明が解決しようとする課題〕

従来のデータ処理回路では、ＤＣＴ変換で得られた係数
データの出力方式がジグザク方式の１種類しかない、従
って、２次元ＤＣＴのスペクトルが集中する位置によっ
ては、振幅によってソーティングされたアドレスの差分
値が大きな値を持ち、この差分値を可変長符号化した場
合でも、情報量が充分に減少しない問題があった。

従って、この発明の目的は、変換符号化のためのブロッ
クを小ブロックに分割し、この小ブロックの単位でソー
ティングを行うことで、伝送データ量の低減が可能なデ
ータ処理回路を提供することにある。

〔課題を解決するための手段〕

この発明では、複数の画素からなる第１のブロックを単
位として直交変換して得られた複数の係数データを処理
するデータ処理回路において、複数の係数データを第１
のブロックより小さい複数の第２のブロックに分割する
回路３と、第２のブロック毎のレベル信号を検出するレ
ベル検出回路１０．１１と、 複数の第２のブロックをレベル信号の大きさの１＠に並
びかえるブロックソーティング回路１４と、ブロックソ
ーティング回路１４によって並びかえられた第２のブロ
ックに属する係数データのうち所定個数の第２のブロッ
クの係数データを選択する選択回路と、 選択回路の出力データを符号化する符号化回路２４と が備えられている。

〔作用］ 直交変換例えばＤＣＴ変換された交流成分の係数データ
がＤＣＴ用のブロックを分割した分割ブロックに分けら
れる。分割ブロック毎に係数データの累積和が検出され
、この累積和の大きさに従って分割ブロックがソーティ
ングされる０分割ブロックの順序で並びかえられた係数
データがサンプル単位でソーティングされる。ソーティ
ングされたデータの差分値が可変長符号化で符号化され
る０分割ブロックのソーティングの処理で、スペクトル
エネルギーが集中している位置が決定でき、アドレスの
差分値が大きくなることが防止できる。

〔実施例〕

以下、この発明の実施例について図面を参照して説明す
る。この説明は、下記の項目に従ってなされる。

ａ、一実施例 す、ソーティング回路 Ｃ１他の実施例 ｄ５更に他の実施例 ａ、−実施例 第１図は、この発明の一実施例を示し、第１図において
、１で示す入力端子からコサイン変換（ＤＣＴ変換）回
路２にディジタル画像信号が供給される。ＤＣＴ変換回
路２では、例えば水平方向に８画素、垂直方向に８ライ
ンの（８Ｘ８）の２次元ブロック毎にＯＣＴ変換がされ
る。コサイン変換回路２からブロックサイズと対応する
（８×８）の係数テーブルが得られる。この係数テーブ
ルが配列変換メモリ３に供給される。

配列変換メモリ３には、セレクタ４を介してカウンタ５
からの順次変化する書き込みアドレスとＲＯＭ６からの
読み出しアドレスとが選択的に供給される。カウンタ５
で発生したアドレス信号がＲＯＭ６に供給され、ＲＯＭ
６からの読み出しアドレスで、配列変換メモリ３から、
係数データが元のＤＣＴ用ブロブロック割してなる分割
ブロックの順序で出力される。

第２図は、ＤＣＴ用の（８Ｘ８）のブロックから形成さ
れた分割ブロックを示すもので、第２図において、○で
囲んだ数字が係数データの各々と対応するブロック内ア
ドレスを示し、口で囲んだ数字が分割ブロック番号を示
す。・で示す直流成分が配列変換メモリ３から最初に出
力される０次に、分割ブロックの番号の０から順に係数
データが出力される。各分割ブロック内では、ブロック
内のアドレスの順序で係数データが配列変換メモＩ７３
から出力される。

配列変換メモリ３からの係数データが重み付は回路７に
供給される１重み付は回路７には、ＲＯＭ８からの重み
付は係数が供給される。ＲＯＭＢには、ＲＯＭ６で発生
した読み出しアドレスとバッファコントローラ４０から
の情報量制御信号とがアドレスとして供給される。ＲＯ
ＭＢから読み出された重み付は係数が各係数データに乗
算され、伝送情報量が伝送路の容量を超えないように係
数データの送信ビット数が制御される０重み付は回路７
で、重み付は乗算と共に、非線形再量子化を行うように
しても良い。

重み付は回路７の出力信号が絶対値化回路９と配列変換
メモリ２０とに供給される。絶対値化回路９で絶対値に
変換された係数データが加算回路１０に供給される。加
算回路１０の出力信号がレジスタ１１に供給され、レジ
スタ１１の出力信号がレジスタ１２に供給されると共に
、加算回路１０にフィードバックされる。１３は、分割
ブロックの番号（０〜７）を発生するブロック番号カウ
ンタを示し、このカウンタ１３の出力信号がレジスタ１
１に対して、クリア信号として供給されるト共に、レジ
スタ１２に対してクロックとして供給される。従って、
加算回路１０とレジスタ１１．１２とで累積回路が構成
され、レジスタ１２には、分割ブロック毎の係数データ
の累積和が格納される。

レジスタ１２からは、８個の分割ブロックの夫々の累積
和が得られ、この累積和の系列とカウンタ１３からのブ
ロック番号とが破線で囲んで示すブロックソーティング
回路１４のソーティング回路１５及び１６に夫々供給さ
れる。ソーティング回路１５では、大きい順序に８個の
分割ブロックの累積和が並びかえられる、この累積和の
大きい順序に分割ブロックの番号がソーティング回路１
６により並びかえられる、ソーティングされた分割ブロ
ック番号がＲＯＭ２３及び可変長符号化回路２４に供給
される。

重み付は回路７の出力信号が供給される配列変換メモリ
２０に対して、セレクタ２１を介してアドレスが供給さ
れる。セレクタ２１には、アドレスカウンタ２２からの
書き込みアドレスとＲＯＭ２３からの読み出しアドレス
とが供給される。ＲＯＭ２３に対して、ソーティング回
路１６からソーティングされた分割ブロックの番号のデ
ータが供給される。配列変換メモリ２０への係数データ
の書き込みは、順次なされ、その読み出しが累積和が大
きいブロックの順序でなされる。また、配列変換メモリ
２０からは、ＤＣＴ用ブロブロックまれる８個の分割ブ
ロックの中で、累積和が大きい５個のブロックの係数デ
ータのみが読み出され、累積和かが少ない３個のブロッ
クの係数データは、伝送データから除外される。このス
レッショルディングの処理で情報量が圧縮される。

配列変換メモリ２０から読み出された係数データの中の
直流成分が可変長符号化回路２４に供給され、交流成分
が絶対値化回路２５に供給される。

絶対値に変換された係数データの交流成分が破線で囲ん
で示すサンプルソーティング回路２６のソーティング回
路２７に供給される。２９で示すアドレス発生回路が設
けられ、発生したアドレスがソーティング回路２８に供
給される。このアドレスは、５個の分割ブロック内に含
まれる全ての係数データと対応している。サンプルソー
ティング回路２６において、伝送される５個の分割ブロ
ックの係数データが大きい順に並べられ、また、この係
数データに従ってアドレスも並びかえられる。

サンプルソーティング回路２６からの係数データがレジ
スタ３０を介してレジスタ３１に供給され、減算回路３
２において、レジスタ３１の出力データからレジスタ３
０の出力データが減算される。従って、減算回路３２か
らは、現在の値と前の値との差分値が発生する。同様に
、ソーティング回路２８からのアドレスの差分値がレジ
スタ３３．３４及び減算回路３５により形成される。減
算回路３２及び３５からの差分値が可変長符号化回路２
４に供給される。

可変長符号化回路２４では、可変長符号化と情報付加と
がなされる。減算回路３２及び３５からの差分値は、可
変長符号化回路２４で符号化されることで情報量が圧縮
される。この圧縮された交流成分の係数データと直流成
分のデータと付加的コードとが第３図に示すようなフォ
ーマットに変換されてバッファメモリ３６に供給される
。

第３図は、１個のＤＣＴ用ブロブロック応する伝送デー
タを示す。先頭には、直流成分５１が位置し、次にブロ
ックソーティング回路１４からのソーティング後の分割
ブロックの順序を示すフラグ５２（３ビツト×５）が付
加され、その後に、アドレスの初期値５３と係数データ
の初期値５４とが位置し、これらの初期値に続いて可変
長符号化されたアドレス及び係数データ５５が位置し、
最後にデータの区切りを示すコードＥＯＢ５６が付加さ
れている。

バッファメモリ３６には、セレクタ３７を介してアドレ
スカウンタ３８で形成された書き込みアドレス又は読み
出しアドレスカウンタ３９で形成された読み出しアドレ
スが供給される。この書き込みアドレス及び読み出しア
ドレスがバッファコントローラ４０に供給され、両者の
値があまり接近し過ぎないように、情報量制御信号がバ
ッファコントローラ４０で形成される。この情報量制御
信号がＲＯＭＢに供給され、重み付は回路７に対する重
み付は係数がＲＯＭＢから発生する。バッファメモリ３
６から出力端子４１に読み出されたデータが送信される
。

ｂ、ソーティング回路 ブロックソーティング回路１４或いはサンプルソーティ
ング回路２６に適用できるソーティング回路の一例につ
いて以下に説明する。理解の容易のために、ソーティン
グの基本的なフローについて第４図を参照して説明する
。第４図では、入力データが（Ａ＞Ｂ＞Ｃ＞Ｄ＞Ｅ）の
大小関係を有する５個の数値がランダムに人力された場
合、例えば（Ｄ、　Ｂ、　Ｃ，Ｅ、　Ａ）の順に入力さ
れた場合が示されている。また、ＤＩ、Ｄ２．Ｄ３．Ｄ
４、Ｄ５は、縦続接続された５個のレジスタを示す。

＊ステップＯ 入力データが供給される前に、全てのレジスタの内容が
０にクリアされる。

本ステップ１ 初段のレジスタＤ１の内容と入力データＤとが比較され
る。ステップ０でレジスタがクリアされ、（Ｄ≧０）の
ために、レジスタＤ１にＤが入力される。

本ステップ２ レジスタＤ１の内容（Ｄ）とレジスタＤ２の内容（０）
と入力データＢとが夫々比較される。

（Ｂ２Ｏ，、Ｂ２Ｏ）であるので、レジスタＤ１の内容
がレジスタＤ２にシフトされ、入力データＢがレジスタ
Ｄ１に入力される。

本ステップ３ レジスタＤ１の内容（Ｂ）、レジスタＤ２の内容（Ｄ）
、レジスタＤ３の内容（０）と入力データＣとが夫々比
較される。

（ＣＡＢ）であるので、レジスタＤ１の内容は、更新さ
れない。

（Ｂ＞Ｃ≧Ｄ）（第２の判定）であるので、入力データ
ＣがレジスタＤ２に入力される。

（Ｃ≧Ｄ、Ｃ２０）（第１の判定）であるので、レジス
タＤ２の内容りを次段にシフトする。

本ステップ４ レジスタＤ１の内容（Ｂ）、レジスタＤ２の内容（Ｃ）
、レジスタＤ３の内容（Ｄ）、レジスタＤ４の内容（０
）と入力データＥとが夫々比較される。

（Ｅ＜Ｂ）であるので、レジスタＤ１の内容が更新され
ない。

（Ｅｔｃ）（第３の判定）であるので、レジスタＤ２の
内容が更新されない。

（ＥＮＤ）であるので、レジスタＤ３の内容が更新され
ない。

（ＤＩＲ≧０）であるので、入力データＥがレジスタＤ
４に入力される。

本ステップ５ レジスタＤ１の内容（Ｂ）、レジスタＤ２の内容（Ｃ）
、レジスタＤ３の内容（Ｄ）、レジスタＤ４の内容（Ｅ
）、レジスタＤ５の内容（０）と入力データＡとが夫々
比較される。

（Ａ≧Ｂ）であるので、レジスタＤ１にＡが入力される
。

（Ａ≧Ｂ、、Ａ≧Ｃ）であるので、レジスタＤ１の内容
ＢがレジスタＤ２にシフトされる。

（Ａ≧ＣＳＡ≧Ｄ）であるので、レジスタＤ２の内容Ｃ
がレジスタＤ３にシフトされる。

（Ａ≧ＤＳＡ≧Ｅ）であるので、レジスタＤ３の内容り
がレジスタＤ４にシフトされる。

（Ａ２Ｂ、Ａ≧０）であるので、レジスタＤ４の内容Ｅ
がレジスタＤ５にシフトされる。

以上の処理により、レジスタＤＩ−Ｄ５には、５個の数
値が大きさの順に格納される。

第５図は、上述のソーティングを行うためのソーティン
グ回路の一例を示し、第６図は、そのタイミングチャー
トである。レジスタＤ６を介された８ビット並列の入力
データＢｉ（係数データの交流成分）がレジスタＤ１に
供給される。レジスタＤ６には、タイミングパルスＬＤ
Ｏが供給され、人力データＢｉがタイミングパルスＬＤ
Ｏと同３ｔ、１１している。

レジスタＤ１に対してレジスタＤ２．Ｄ３．Ｄ４、Ｄ５
が縦続接続されている。これらのレジスタＤ１〜Ｄ５は
、パルスＢＬＫＰから遅延回路ＤＬ及びインバータＩで
形成されたクリアパルスＭＲで時点ｔｏにおいてクリア
される。クリアパルスＭＲでレジスタＤ１〜Ｄ５の内容
が全てＯとされる。

レジスタＤ１の出力側とＤ２の入力側との間に、マルチ
プレクサＭ２が挿入される。同様に、レジスタＤ２とＤ
３の間、レジスタＤ３とＤ４の間、レジスタＤ４とＤ５
間にマルチプレクサＭ３、Ｍ４、Ｍ５が夫々挿入される
。これらのマルチプレクサは、前段のレジスタの出力信
号と入力データＢｉとの一方を選択的に出力する。

マルチプレクサＭ２は、比較回路Ｃ１の出力信号で制御
され、同様に、マルチプレクサＭ３、Ｍ４、Ｍ５が比較
回路Ｃ２、Ｃ３、Ｃ４の出力信号で制御される。これら
の比較回路Ｃ１〜Ｃ４及びＣ５の一方の人力信号Ｐとし
て入力データＢＬが供給され、他方の入力信号Ｑとして
レジスタＤ１〜Ｄ５の内容が供給される。比較回路０１
〜Ｃ５の出力信号は、 （ｐ≧Ｑ）のときに“０′″　（ローレベル）（Ｐ＜Ｑ
）のときに“１”　（ハイレベル）となる。

また、パルスＭＲで同時にセットされ、タイミングパル
スＬＤＯがイネーブル信号として供給されるレジスタＦ
１〜Ｆ５が設けられている。レジスタＦ１〜Ｆ５の夫々
からパルス信号ＬＤＥＮＩ〜ＬＤＥＮ５が発生する。更
に、タイミングパルスＬＤＯがＤフリップフロップＤ１
７で１クロツクの期間遅延され、タイミングパルスＬＤ
Ｉが形成される。

パルス信号ＬＤＥＮ１と比較回路Ｃ１の出力信号がＯＲ
ゲート０１１に供給される。ＯＲゲート０１１の出力信
号とタイミングパルスＬＤＩがＯＲゲート０１２に供給
され、ＯＲゲート０１２の出力信号がレジスタＤ１に対
して、イネーブル信号として供給される。イネーブル信
号がローレベルでレジスタＤ１がイネーブル状態となる
。レジスタＤ２のイネーブル信号は、ＯＲゲー）０２１
゜０２２で形成され、同様に、レジスタＤ３、Ｄ４及び
Ｄ５の夫々のイネーブル信号がＯＲゲート０３１．０３
２，０４１．０４２，０５１，０５２で形成される。

この例では、入力データＢｔと共に、３ビット並列の入
力データＡｔが供給される。この入力データＡｔは、ブ
ロックソーティング回路１４では、分割ブロック番号を
示すものである。つまり、（Ａｌ、Ｂｌ）（Ａ２．Ｂ２
）　・・・　（Ａ５．Ｂ５）のように、対で二つのデー
タが入力される。

入力データＡｉに関しても、レジスタＤＩｌ〜Ｄ１５と
マルチプレクサＭ１２〜Ｍ１５が設けられている。レジ
スタＤ１１〜０１５とマルチプレクサＭ１２〜Ｍ１５は
、上述のレジスタＤ１〜Ｄ５とマルチプレクサＭ２〜Ｍ
５と同様に制御され、従って、対の関係を保持したまま
でソーティングがされる。レジスタＤｌｌ〜Ｄ１５の出
力信号がシフトレジスタＳＲの並列入力端子に供給され
、シフトレジスタＳＲからは、並びかえられた結果の分
割ブロックの順序を示すデータ（３ビツト×５）が読み
出される。

サンプルソーティング回路２６の場合では、ソーティン
グされた係数データを出力することが必要であり、レジ
スタＤ１〜Ｄ５の内容がシフトレジスタを介して取り出
される。

上述のソーティング回路を構成する２個のレジスタとそ
の周辺回路を抜き出して第７図に示す。

入力された値をＸで表し、レジスタＤｋにどのような値
がロードされるかを説明する。

第１の判定 比較回路Ｃｋ−１の出力信号ＣＭＰｋ−１と比較回路Ｃ
ｋの出力信号ＣＭＰｋが共に“０”の時には、（Ｘ≧Ｄ
ｋ−１＞Ｄｋ）（７）大小関係がある。（Ｘ≧Ｄｋ−１
）の場合には、少なくともＤｋ以後のレジスタは、すべ
て上位のレジスタの値をシフトする必要があるので、マ
ルチプレクサＭｋは、レジスタＤｋ−１の内容を選択的
に出力し、レジスタＤｋにマルチプレクサＭｋの出力が
ロードされる。

第２の判定 比較回路Ｃｋ−１の出力信号ＣＭＰｋ−１が“１”で、
比較回路Ｃｋの出力信号ＣＭＰｋが“０”のときには、
（Ｄｋ−１＞Ｘ≧Ｄｋ）の大小関係がある。この場合に
は、マルチプレクサＭｋは、入力データＸを選択的に出
力し、レジスタＤｋにＸがロードされる。また、Ｄｋ以
後は第１の判定で、レジスタの値がシフトされる。

第３の判定 比較回路Ｃｋ−１の出力信号ＣＭＰｋ−１と比較回路Ｃ
ｋの出力信号ＣＭＰｋが共に“１′の時には、（Ｄｋ＞
Ｘ）であるので、レジスタＤｋの内容を変化させる必要
がなく、ホールド状態とされる。

この場合には、マルチプレクサＭｋの出力は、無関係で
ある。

尚、比較回路Ｃｋ−１の出力信号ＣＭＰｋ−１が“０”
で、比較回路Ｃｋの出力信号ＣＭＰｋが１”の状態は、
起こりえない。

上述のソーティング回路は、リアルタイムでソーティン
グを行うことができ、また、係数データのソーティング
により同時にアドレスをソーティングすることができる
。

Ｃ６他の実施例 第９図は、この発明の他の実施例を示す。ＤＣＴ用のブ
ロックが第１０図Ａに示すように、ＤＣ成分を除いて、
第０ブロツクから第５ブロツク迄の６個の分割ブロック
に分割される。第１０図Ｂに示すように、第４ブロツク
を設けず、５個の分割ブロックを形成しても良い、第１
０図において、口で囲んだ数字は、分割ブロックの番号
を示し、・で示すデータに夫々付された数字が各ブロッ
ク内の走査の順序を示している。

前述の一実施例では、８個の分割ブロックの全てがソー
ティングされたが、他の実施例では、第１０図Ａにおけ
る（０〜４）の分割ブロックのみがブロックソーティン
グ回路１４でソーティングされる。５個の分割ブロック
の順序は、（５！＝１２０通り）となり、この順序は、
７ビツトで表現される。ソーティング回路１６の出力が
供給されるＲＯＭ１８からは、分割ブロックの順序を示
す７ビツトのデータが発生する。ＲＯＭ１Ｂから発生し
た順序を示すデータが可変長符号化回路２４で送信デー
タに付加される。

また、重み付は回路７の出力信号が最大値検出回路１７
に供給される。最大値検出回路１７では、（０〜４）の
ブロック番号を有する５個の分割ブロックの係数データ
の中の最大値が検出されると共に、第５ブロツクのデー
タの中で、検出された最大値より大きいデータの個数が
検出される。検出された最大値がサンプルソーティング
回路２６の振幅のソーティングを行うソーティング回路
２７に供給され、最大値より大きいデータの個数を示す
データが可変長符号化回路２４で送信データに付加され
る。

以上の準備をしておき、配列変換メモリ２０からは、ま
ず、第５ブロツクのデータを読み出し、検出された最大
値以上のデータをアドレスと共に、ソーティングし、可
変長符号化回路２４で符号化する０次に第０〜第４ブロ
ツクのデータがブロックソーティングされた順序でサン
プルソーティング回路２６に供給される。そして、アド
レスとデータの差分値が夫々検出され、差分値が可変長
符号化回路２４で符号化される。

可変長符号化回路２４からは、第１１図に示す送信フォ
ーマットのデータが出力される。第１１図は、１個のＤ
ＣＴ用ブロブロック応する伝送デ−タを示す、先頭には
、直流成分６１が位置し、次に第５ブロツクに最大値よ
り大きいデータが有るかどうかを示す１ビツトのフラグ
６２が付加される。フラグ６２力セ１″の場合では、最
大値より大きい成分が有ることを意味し、フラグ６２が
“０”の場合では、最大値より大きい成分が無いことを
意味する０次に、ソーティングされた分割ブロックの順
序を示す７ビツトのコード６３が位置し、その後に最大
値より大きい第５ブロツクのデータ数を示すコード６４
が位置する。６５は、最大値より大きい第５ブロツクの
可変長符号化されたデータを示し、６６が第Ｏ〜第４ブ
ロックの可変長符号化されたデータを示す。前述の実施
例と同様に、最後には、データを区切りを示すコード６
７が付加される。

ｄ、更に他の実施例 第１２図は、この発明の更に他の実施例を示し、第１３
図がブロック分割を示す、第１３図に示すように、（８
Ｘ８）のＤＣＴ用のブロックが（２×２）のブロックに
分割される。第１３図において、口で囲んだ数字が分割
ブロックの番号を示し、各分割ブロック内では、数字を
示した順序で走査される。この分割ブロックの単位でブ
ロックソーティングがなされる。但し、第Ｏブロックは
、ＤＣ成分が含まれるために、３個のデータしかないの
で、ブロックソーティングの時に、第Ｏブロックの累積
値は、（４／３）倍され、他のブロックの累積値と比較
される。

ブロックソーティング回路１４でのブロックソーティン
グの結果がＲＯＭ２３及びアドレス発生回路２９に供給
される。アドレス発生回路２９からは、ソーティングさ
れた順序を示す分割ブロックのアドレスが発生する。Ｒ
ＯＭ２３から発生する読み出しアドレスに従って配列変
換メモリ２０からデータが読み出される。配列変換メモ
リ２０の出力データが絶対値に変換されてから可変長符
号化回路４５及び比較回路４６に供給される。

比較回路４６には、バッファコントローラ４０からスレ
ッショルドレベルが供給される。係数データの絶対値が
スレッショルドレベルより大きい時に“１”となり、逆
のときに“０”となる送信データ判定フラグが比較回路
４６から発生する。“１″のフラグは、送信が必要なこ
とを意味し、“０”のフラグは、送信が不要なことを意
味する。比較回路４６からのフラグがレジスタ４Ｔにホ
ールドされる。可変長符号化回路４５の出力信号の中で
、フラグが“１”のデータのみが伝送される。

４４で示す情報付加回路には、アドレス発生回路２９か
らの分割ブロックのアドレスと可変長符号化回路４５の
出力信号と、レジスタ４７からのフラグと、遅延回路４
３からの直流成分とが供給される。直流成分は、ＤＣＴ
変換回路２に接続された分離回路４２で分離され、時間
合わせのための遅延回路４３から取り出される。情報付
加回路４４により第１４図に示す送信データが形成され
る。

第１４図は、１個のＤＣＴ用ブロブロック応する伝送デ
ータを示す。先頭には、直流成分７１が位置し、次に１
６個の分割ブロックの夫々のブロック番号７２ａ、７２
ｂ・・・と送信データ判定フラグ７３ａ、７３ｂ・・・
と可変長符号化されたデータ７４ａ、７４ｂ・・・が位
置し、前述の実施例と同様に、最後には、データを区切
りを示すコード７５が付加される。第１４図では、第１
ブロツクのアドレス０及び３のデータがスレッシ式ルド
より大きい時のデータの具体例が示されている。この更
に他の実施例では、送信データ判定フラグが１ビツトで
送信するデータと送信しないデータとを区別でき、また
、差分値を形成していないので、復号側の構成が簡単で
ある。

〔発明の効果〕

この発明は、変換符号化で発生した係数データが元のブ
ロックより小さい複数のブロックに分割され、分割ブロ
ックの単位でソーティングがされ、次に、サンプル単位
のソーティングがなされる。

従って、ジグザク走査の順序しかない従来の方式と比し
て、アドレスの差分値を小とでき、効率的にデータ圧縮
が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例のブロック分割を示す路線図、第３図
はこの発明の一実施例の送信フォーマットを示す路線図
、第４図はソーティングの説明に用いる路線図、第５図
及び第６図はこの発明に使用できるソーティング回路の
一例のブロック図及びタイミングチャート、第７図及び
第８図はソーティング回路の説明に用いるブロック図及
び路線図、第９図はこの発明の他の実施例のブロック図
、第１０図はこの発明の他の実施例のブロック分割を示
す路線図、第１１図はこの発明の他の実施例の送信フォ
ーマットを示す路線図、第１２図はこの発明の更に他の
実施例のブロック図、第１３図はこの発明の更に他の実
施例のブロック分割を示す路線図、第１４図はこの発明
の更に他の実施例の送信フォーマットを示す路線図、第
１５図及び第１６図は従来のデータ処理回路の説明に用
いるブロック図及び路線図である。 ２　： ３゜ ＤＣＴ変換回路、 ２０：配列変換メモリ、 ブロックソーティング回路、 可変長符号化回路、 サンプルソーティング回路、 バッファメモリ、 情報付加回路。

Claims (1)

1. 【特許請求の範囲】 複数の画素からなる第１のブロックを単位として直交変
   換して得られた複数の係数データを処理するデータ処理
   回路において、 上記複数の係数データを上記第１のブロックより小さい
   複数の第２のブロックに分割する手段と、上記第２のブ
   ロック毎のレベル信号を検出するレベル検出手段と、 複数の上記第２のブロックを上記レベル信号の大きさの
   順に並びかえるブロックソーティング手段と、 上記ブロックソーティング手段によって並びかえられた
   第２のブロックに属する係数データのうち所定個数の第
   ２のブロックの係数データを選択する選択手段と、 上記選択手段の出力データを符号化する符号化回路と を有することを特徴とするデータ処理回路。