JPH02273851A

JPH02273851A - 選択的アドレス指定モードのための装置

Info

Publication number: JPH02273851A
Application number: JP2053888A
Authority: JP
Inventors: George R Canepa; ジヨージ・アール・ケインパ; Bauer Mark; マーク・バウア; Kliza Phil; フイル・クリザ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1989-03-10
Filing date: 1990-03-07
Publication date: 1990-11-08
Also published as: US5047989A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリへのアクセスに関し、さらに詳細には、
限られた数のアドレスビットを用いての連続的メモリへ
のアクセスに関する。

〔従来の技術〕

メモリへのアクセスに関しては、プロセッサからのアド
レス信号がメモリにアクセスするようＫし九各種の従来
技術が知られている。ときには、使用し得るアドレス空
間が制限され、しかも、アドレス空間によって定義され
るよシも大きな容量を有するメモリにアクセスせねばな
らない場合がある。すなわち、与えられ友サイズのメ篭
すに対し、メモリ全体にアクセスするに必要な数のアド
レスビットを使用出来ない場合がある。そうした場合の
ための、アドレス空間によシ定義される容量よシも大き
い容量を有するメモリをアドレス指定する技術の１つに
、バンク切替えの使用がある。

パンク切替えに於いては、限られ次アドレス空間を用い
て、２つ以上のパンクのメモリをアドレス指定する。プ
ログラムの制御のもとにプロセッサが適切なバンクを選
択し、選択され次１つのパンクを活動化する一方で他の
バンクを非活動的状態に維持する。

第２の技術に於いては選択的アドレス指定モードが使用
され、メモリの一部分を選択する目的でデータライン上
の信号をも使用する。−例として米国特許筒４，６８５
．０８４号にはページ選択モード・アドレス指定体系が
述べられており、そこでは、選択的アドレス指定モード
である場合に、適切なページを選択すべくデータビット
が使用される。

ところで、米国特許筒４．６８５，０８４号に述べられ
ているページモード使用の選択的アドレス指定体系は、
単一のＭＯ８集積回路（ＩＣ）メモリ内の記憶空間に使
用されるのが典製的であυ、また、メモリを多数のペー
ジに分割する目的で使用される。

しかし、メモリサイズが増加したならば、他のレベルの
メモリアクセス階層が必要となる。多数のメモリプレイ
を必要とされるか、或いはまた、多数のメモリデバイス
が（多数のメモリチップとして）使用される場合には、
ページモード体系の１段上のレベルの、他の階層体系が
必要とされる。

現存するメモリデバイスに対するビン互換性を有しつつ
追加のメモリを設けるのが有益であろう。

例えば、１メガビットの消去可能プログラム可能読出し
専用メモリ（ＥＰＲＯＭ）　　のようなメガビットメモ
リデバイスを使用して、４つの１メガピツ）ＥＦＲＯＭ
チップからなるビン互換性のあるセットを提供し、この
４メガビットの記憶空間が１メガビット体系の記憶空間
によってアクセスされ得るようにすることは極めて有益
であろう。

〔発明の概要〕

追加の記憶容量にアクセスすべくデータビットが使用さ
れるようにした集積回路メモリが開示される。本発明は
選択的な章アドレス指定モードを提供するものであり、
複数の章を設けるために全記憶容量が階層的に分割され
、さらに、もしページ分割を望むならば各章は複数のペ
ージに分割され得る。

提示実施例に於いては、２メガビット、４メガビット、
及び８メガビットの全メモリ容量を提供すべく、複数の
１メガピツ）ｇＰＲＯＭが並列に配置される。予め定め
られた値を各ｆ２ＦＲＯＭデバイスにストアすべくプロ
グラム可能なハードラッチが使用され、前記の値は、そ
れぞれのｇＦＲＯＭデバイスに独自のコードを提供する
。一対のソフトラッチを介して章モードデータビットが
結合され、これらのビットは、ハードラッテ内にストア
されている値と比較される。もし、デバイスが章モード
でアり、且つ、データビットとストアされていた比較ビ
ットとを比較した結果それらが一致するならば、そのデ
バイスは活動化され、−万、他のデバイスは非活動的状
態に維持される。そこで、マイクロプロセッサなどの演
算デバイスと活動的デバイスとの間のデータ転送が行わ
れる。

〔実施例〕

アドレス空間によって定義される大きさよυも大きな記
憶空間を有するメモリにアクセスすべく分割モードを使
用する、選択的アドレス指定体系の装置について述べる
。本発明についての完全な理解を得るため、以下の説明
に於いて、特定の回路素子、特定のビットパターン、特
定のビン構成などの、様々な特定的詳細が述べられる。

しかしながら、肖業者には、これらの特定的詳細を用い
ずとも本発明を夾施し得ることが明らかであろう。

他方、本発明を不必要に曖昧にする仁との無いよう、良
く知られ九回路と信号とについての詳細な説明は省略す
る。

本発明は、一般に広く行われているような公知の金属酸
化膜半導体（ＭＯＳ）技術を用いて製造される集積回路
メモリデバイスに於いて使用される。

さらに、ここに提示する実施例のメモリは、消去可能プ
ログラム可能ＲＯＭ（ｇｐＲＯＭ）であり、且つ、１メ
ガビットＥＦＲＯＭメモリの一部とじて一体に形成され
る。しかしながら、それ以外のメモリ技術、及び、サイ
ズの異なるメモリデバイスに於いても、本発明を適用す
ることは容易である。

第１Ａ図及び第１Ｂ図には４つの同等なｇＰＲ０Ｍデバ
イス、すなわちデバイス１〜デバイス４が示されている
。ＥＦＲＯＭデバイス１〜４は、それら各デバイスのプ
ログラミングに関しては異なるけれども構造は同じであ
る。ｌＰＲＯＭ１〜４の構造が同じであるので、ＥＰＲ
ＯＭ１　についてのみ説明する。以下の説明は、それ以
外のｌＰＲＯＭ、すなわちｌＰＲＯＭ２〜４にも尚ては
まる。ＥＰＲＯＭデバイス１は、この提示実施例に使用
されている［Ｋ於いては１メガビットＺＦＲＯＭである
ＥＰＲＯＭ索子１０を含ンテいる。ｌＰＲＯＭ１Ｇ　は
、薬量的には、少くも１つの７レイを構成するように配
列された複数の浮遊ゲー）ＥＰＲＯＭメモリセルからな
っており、その上、デコーダ、バッファ、ドライバ、プ
ログラミング回路などの付加的回路を含んでいる。アド
レスライン１’ｌ　ａ、　ＥＰＲＯＭ１０の記憶場所に
アクセスすぺ（ＥＦＲＯＭｌｏ　Ｋ結合される。さらに
、双方向データバス１２も、ＥＰＲＯＭ　１０にデータ
を書き込み且ツｌＰＲＯＭ　１Ｇからデータを読み出す
目的でｆｆｉＰＲＯＭ　１０に結合される。ｌＰＲＯＭ
１０は従来の技術によって良く知られており、また、Ｅ
ＦＲＯＭｌｏ　Ｋアクセスする手段及びデータを出し入
れする手段も良く知られている。さらに、デバイス１へ
の制御ラインとバス１１とパス１２とが１つの装置へ結
合され、前記装置とデバイス１との間のデータ伝送は前
記装置によって制御される。ζうし九制御装置線、代表
的には、ブロモツサ又紘マイクロプロセッサ又はマイク
ロコントローラでおる。

デバイス１を所定のプロセッサへ結合するチータライン
及びアドレスラインの実際の数は設計上の選択事項であ
り、通例、使用されるプロセッサのアーキテクチャによ
って指定される。プロセッサからｌＰＲＯＭ１０の記憶
空間にアドレスするに際し十分ゆとりの有るアドレスラ
インを使用することが出来るならば、ＥＰＲＯＭ１０の
直接アドレス指定が可能である。しかしながら、この例
ではアドレスラインがｌＰＲＯＭ１０の記憶空間全体に
アクセスすること唸不可能であり、従って、ＥＰＲＯＭ
１０の全記憶容量にアクセスするには選択的アドレス指
定体系を使用せねばならない。ｆｆｉＰＲＯＭｌｏ　　
にアクセスし得るアドレスラインの数が制限されるのは
、薬屋的には、追加のアドレス信号を発生させる能力を
プロセッサが有していないことの結果であるか、もしく
は、プロセッサからのアドレスラインの数を制限するこ
とを可能とするようなｌＰＲＯＭデバイス１のピン互換
性の結果である。

ここに引用例として参照される米国時許第４，６８５．
０８４号には、１つの選択的アドレス指定体系が開示さ
れている。米国特許第４，６８５，０８４号は、与えら
れたメモリが複数のページに分割されるようにした選択
的ベークアドレス指定モードを開示している。データラ
イン上の信号を使用することにより、与えられ九メモリ
内の異なる部分（ページ）が選択される。米国特許第４
，６８５，０８４号に述べられている例唸、データラッ
チにそれぞれ結合されている２つのデータビットの使用
を図示しており、そこでは、これら２つのデータビット
の値が、４つのページのうちのどのページがアクセスさ
れるかを決定する。米国特許筒４．６８５．０８４号の
装置は、デバイス１０ページ選択ロジック回路１１の中
に組み込まれる。ところで、提示実施例のデバイス１の
中には、ページ選択ロジック１１への入力として３つの
データビットＤＧ％ＤＩ、ＤＩが結合される。ページ選
択ロジック１１の出力は、３つのページモード・アドレ
ス指定ビットを与えるべ（ＩＰＲＯＭｌｏへ結合される
。３つのデータビットＤ、＃Ｄ、を使用することにより
、ｌＰＲＯＭ　１０は、最大限８ページを提供すべく分
割され得る。ページ選択ロジック１１が非活動化された
ときＫはページ分割は使用されず、ｌＰＲＯＭｌ０は怠
って単一のページとなる。ページ選択ロジック１１が活
動化され九ときにはいつでも、３つのデータビットＤＯ
＃Ｉｈは、ｌＰＲＯＭ　１０の８つのページのうちの１
つを選択するに必要な３つのページモード・アドレス指
定ビットを与えるべくラッチされる。ｌＰＲＯＭ１０　
の分割に使用し得るページ数はページ選択ロジック１１
に結合されるビット数の関数であり、また、データビッ
トの数は設計上の選択事項である。

ｌＰＲＯＭ　１０分割のページ数は、ページ選択ロジッ
ク１１に結合されるデータビットの数を増やせば増加さ
せ得るけれども、そうしたページ分割はデバイス１のｌ
ＰＲＯＭ１０の内部での分割に限られる。ところで、追
加の記憶容量が付加される際には、そうした記憶容量は
デバイスを付加することによってのみ追加され得る場合
が多いので、他の階層レベルが必要となる。

本発明は、階層的にはページモード・アドレス指定体系
のレベルよりも上のレベルである選択的アドレス指定モ
ードを提供する。本発明のアドレス指定体系は章モード
と呼ばれ、与えられたプロセッサが利用し得る結合され
た全記憶容量は本発明の車体系にて分割され、各車はさ
らＫ、米国特許筒４，６８５，０８４号に述べられてい
るように複数のページに分割される。章モード・アドレ
ス指定は、各デバイス１〜４のｆｆｉＰＲＯＭ　１０を
個別の章として任意に選定することにより実行される。

章モード・アドレス指定体系を提供するため、２つのデ
ータビットＤ４　、Ｄｓが各々、一対のソフトラッチす
なわちン７トラッチ人とソフトラッチＢとに結合される
。データビットＤ４は入力としてソフトラッチ１５へ結
合され、一方、データピッ）Ｄｓは入力としてソフトラ
ンチ１６へ結合される。ソフトラッチ１５、ソフトラッ
チ１６はそれぞれ、データビットＤ４、データビットＤ
、をラッテするために使用される。これらのソフトラッ
チの出力は、ゲーティングロジック回路２０へ結合され
る。プログラム可能な値をストアするため、一対のハー
ドラッチ１７．１８が使用される。そのストアされた値
は、出力としてハードラッチ１７．１８かもゲーテイン
クロジック２０へ結合される。各デバイス１〜４へのク
リア信号ＣＬＲは、ページ選択ロジック１１とソフトラ
ッチ１５．１６とへ結合される。

ゲーティングロジック２０はラッチ１５〜１８の出力を
受取り、データビットＤ４、ＤＩ　として与えられた値
とストアされていた値とを比較する。

ゲーティングロジック２０は、ソフトラッチＡを介して
結合されたデータビットの値と、ハードラッチＡＫスト
了されていた状態とを比較する。ゲーティングロジック
２０はさらに、データビットＤ６の値と、ハードラッテ
Ｂにストアされていた値とを比較する。ハードラッチＡ
Ｏ値がソフトラッチＡの値と一致し且つハードラッチＢ
の値がソフトラッチＢの値と一致するならば、ゲーティ
ングロジック回路２０から章選択ロジック２１へ信号が
出され、それによって、外部（チップの外で発生させら
れた）チップイネーブル信号ＣＨＢ／（／は、これ以降
、活動的低状態を表わす九めに使用されゐ）の通過が許
され、内部（チップの内部）チップイネーブル信号ＣＩ
／によりｌＰＲＯＭ１０が活動化される。ハードラッチ
とソフトラッチとが一致しない場合には、内部信号ＣＩ
！！／が高状態にドライブされ、よって、そのデバイス
のメそリアレイへのアクセスが阻止される。章選択口シ
ック回路２１はさらに、章モードを活動化するための章
イネーブル信号ＣＨＡＰを受は取る。もし章モードが望
まれないならばＣＩ’ＩＡＰは低状態となり、章選択ロ
ジック回路２１にＣＨＥ／の通過を許可させ、ＣＥ／に
ｇＦＲＯＭＩ　Ｑ　　を活動化させる。すなわち、デバ
イス１のみが存在する場合など章モードが望まれない場
合には、ロジック回路２１は、ゲーティングロジック回
路２０の出力を無視してあ之かも章モードが活動的でな
いかのように動作する。しかしながら、章モードが起動
される場合には、データラインＤ４、Ｄｌｉの上に適切
な値が存在し且つＣＨＥ／が低状態である場合にのみ、
ＣＥ／が低状態となる０章イネーブル信号ＣＨＡＰは更
に、ハードラッチ人とハードラッチＢとの出力が、プロ
グラムされていない怠慢状態釦なっていないかどうかを
検出するためにも機能する。Ｃ）ＩＡＰは、各ラッチの
出力が相補的な対をなしている場合にのみ高状態となる
。

４つのデバイス、すなわちデバイス１〜デバイス４０全
てＫついて説明することにより、章モードの動作が一層
良く理解されよう。４つの、全てのデバイスが使用され
る場合には、各デバイス１〜４０ページ選択ロジック１
１に同じデータピッ）Ｄｏ＝Ｄｍが結合され、且つ各デ
バイス１〜４のソフトラッチ入、ソフトラッチＢにそれ
ぞれデータビット０４％データビットＤ、が結合される
。

第１図に示されている値をストアするように各デバイス
のハードラッチがプログラムされているならは、章モー
ドが活動化されていても、デバイス１〜４のうちのただ
１つのみが活動的なｌＰＲＯＭを有することになる。−
例として、ビットＤ４の値がＯでありピッ）Ｄｓの値が
１である愈らば、デバイス２のゲーティングロジック２
０のみが、ハードラッチＡ％Ｂにストアされている値と
ソフトラッチＡ、Ｂを介して結合される対応する値との
一致を示す。デバイス２のゲーティングロジック２０が
デバイス２０章選択ロジック回路２１へ出力を出し、そ
のＣＥ／信号出力を低状態にする。

デバイス１とデバイス３とデバイス４とに於いては、ラ
ッチＡとラッチＢとに於ける不一致が、各デバイスＬ　
　３．４のゲーティングロジック回路２Ｇを介してその
対応する章選択ロジック２１が発生するＣＩ／を高状態
信号にさせ、それＫより、それらのデバイスのｌＰＲＯ
Ｍを非活動化する。従って、章モードの利用によシ４つ
のデノ（イス１〜４のうちの１つのみが活動化されるこ
とになり、その活動化は、データビットＤ４の値とデー
タビットＤ５の値とによって決まる。

この例についての説明を一段すすめるならば、デバイス
２がひとたび活動化されると、デノ（イス２は、ページ
選択ロジック回路１１の使用についてのオプションを持
つ。ページモードによろアドレス指定を望まない場合に
は回路１１は活動化さレス、デバイス２のｌＰＲＯＭ１
０　は怠慢状態に置かれ、従ってＥＰＲＯＭ１０は１つ
のページを持つ。

しかし、もＵ回路１１が活動化されるならばＥＰＲＯＭ
１Ｇは８つのページに分割され、与えられたページの選
択は、データピッ）Ｄｏ　ｓ　Ｄ１％　ＤＩの値によっ
て決定される。

本発明の章モード体系を使用する利点は、追加のメモリ
容量を設ける恵め、多数のｌＰＲＯＭ　　デバイスが並
列に結合され得るととである。その上、多重のデバイス
が使用されるため、追加デバイスが使用されるときです
らビンの互換性が維持され得る。例えば、もし初めの体
系が１つだけのデバイス１を利用しており、その後、追
加のメモリ容量が必要となったならは、他のビンへの信
号に道をつける必要も無く追加のビンを必要とすること
も無しＶζ追加の記憶空間を設けるべく、ｌＰＲＯＭデ
バイス２及び／又はｌＰＲＯＭデバイス３及び／又はＥ
ＰＲＯＭデバイス４が、デバイス１の上に容ＴｏＫ重ね
られ得る。

第２図には、提示実施例に使用されるソフトラッチ１５
又はソフトラッチ１６のための回路が示されている。提
示実施例のデバイス１〜４が相補形金属酸化膜半導体（
０ＭＯ８）技術を利用するので、ｎチャネルトランジス
タとｐチャネルトランジスタとの組合わせが使用される
。ソフトラッチ回路は、伝送ゲートとして結合されてい
るトランジスタ３５及びトランジスタ３６と、インバー
タ３Ｔとインバータ３８とからなる逆平行接続のインバ
ータステーシト、それに続くバッツァステージ３１とか
らなる。入力データビットはデータバッファステージ３
０へ結合され、そこで、データバッファステージ３０が
伝送ゲートトランジスタ３５．３６をドライブする。デ
ータビットがラッチされるべきときには、トランジスタ
３５．３８のゲートをドライブすべく、書込みイネーブ
ル信号ＷＥが高状態となる。高状態となるＷｊｉ８信号
がトランジスタ３５を導通させ、ＷＥの極性反転信号が
トランジスタ３６を導通させる。入力信号はラッチされ
、このラッチされた信号は、トランジスタ３５のドレイ
ンとトランジスタ３６のドレインとの接続部にて得られ
る。このラッチされた信号は、逆平行接続のインバータ
ステージ３７．３８及び出力インバータ３９を通して送
られ、ソフトラッチ１５又はソフトラッチ１６から、ラ
ッチされた出力信号を提供する。とのラッチはクリア信
号ＣＬＲＫよってクリアされ、クリア信号ＣＬＲは、こ
のソフトラッチをクリアする目的でインバータ３Ｔ、３
８の、相互結合出力ステージへ結合される。このソフト
ラッチは、ひと次びラッチされたならばクリアされるま
で信号を保持する。

第３図には、提示される実施例のハードラッチ回路が示
されている。提示実施例のノ・−ドラッチは、ｌＰＲＯ
Ｍメモリセルを使用して、比較ビットノ値ヲストアする
ためのプログラム可能な記憶手段を構成する。その上、
ハードラッチが不適尚な値へとラッチされることを防ぐ
ためにフルラッテ回路が使用される。フルラッチが用い
られるので、２つのｌＰＲＯＭセル５０．５１（左のＥ
ＦＲＯＭセル及び右のＥＦＲＯＭセルとして示されてい
る）が使用されて比較ビットの値とそのコンブリメント
とをストアする。ｎチャネル浮遊ゲートｌＰＲＯＭセル
５０．５１のソースは、接地へ結合される。

セル５０のドレインは、ｎチャネルバイアストランジス
タ５２とｐチャネル負荷トランジスタ５３とを介してＶ
ｃｃなどの電源電圧へ結合され、−万、セル５１のドレ
インは、ｎチャネルトランジスタ５４とｐチャネル負荷
トランジスタ５５とを介して電源電圧へ結合される。ト
ランジスタ５３のゲートはトランジスタ５４のドレイン
へ結合すれ、−万、トランジスタ５５のゲートはトラン
ジスタ５２のドレインへと結合されて、交差するように
接続された形状となり、トランジスタＳ２のドレインと
トランジスタ５４のドレインとから出力及びそのコンブ
リメントが取υ出される。浮遊ゲートセル５０．５１を
プログラムする九め、セル５０のドレインはｎチャネル
トランジスタ５６を介してプログラミング電圧（Ｖｐｐ
）へ結合され、一方、セル５１のドレインはｎチャネル
トランジスタ５７を介してプログラミング電圧へ結合さ
れる。トランジスタ５６．５７のゲートにはｇＦＲＯＭ
プログラム制御信号が接続される。このｆｆｉＰＲＯＭ
プログラム制御信号は、セル５Ｇ、５１の一方ｔ−プロ
グラムすべく、プログラミング期間中、トランジスタ５
６．５７を活動化する。出力インバータｓａ、ｓｓは、
このノーードラッチからの出力として比較ビットの値を
ドライブするために使用される。第２図及び第３図には
特定のソフトラッチ回路及び特定のハードラッチ回路が
示されているけれども、それらと同じ機能を果九させる
ための多様なラッチ回路が、本発明のソフトラッチ及び
ハードラッチとして使用され得る。

第４図には、提示実施例のゲーティングロジック２０と
章選択ロジック回路２１とが概略的に示されている。ゲ
ーティングロジック回路２０は、２つの排他的Ｎ０Ｒ（
ＸＮＯＲ）ゲート６５．６６と、２つのＮＡＮＤゲート
６Ｔ、６８と、２つのＡＮＤゲー）６９．７０とで構成
される。ハードラッチＡとソフトラッチＡとの比較はＸ
ＮＯＲゲート６５の排他的ＯＲ機能により与えられ、他
方、ハードラッチＢとソフトラッチＢとの比較はＸＮＯ
Ｒゲート６６によシ与えられる。ＸＮＯＲゲート６５の
出力とＸＮＯＲゲート６６の出力とは、ラッチされ九デ
ータビットとストアされている比較ビットとが一致する
場合にのみ同一の論理状態となる。ゲート７０によシ＾
ＮＤ機能が与えられる。与えられた値とそのコンブリメ
ントとをハードラッチに適切にプログラムされることを
保証するため、ハードラッチ＾からの２つの出力が入力
としてＮＡＮＤゲート６７へ結合され、一方、ハードラ
ッチＢの２つの出力は入力としてＮＡＮＤゲート８８へ
結合される。ＮＡＮＤゲー）８７．６８の２つの出力は
、ＣＩＡＰ信号を準備すべく、ゲート６９により幻のを
とられる。２つのＡＮＤゲート６９．７０の出力は、章
選択ロジック回路２１へ結合され、章そ一ドの念めのイ
ネーブル信号として動作する。

章選択ロジック回路２１は、２対の０ＭＯ８）ランジス
タと、この対の各々のための負荷デバイスとしての２つ
のｐチャネルトランジスタとからなってお夛、前記ＣＭ
Ｏ８）ランジスタ対の各々は並列接続配置とされている
。章選択ロジック回路２１の動作は、２つのＡＮＤゲー
ト６９、ＴＯの出力が同一の論理状態である場合に、外
部テップイネーブル信号ＣＨＥ／が内部テップイネーブ
ル信号ＣＥ／　ラインとなるための結び付きを提供する
だけのものである。すなわち、ハードラッチが適正にプ
ログラムされておプ、且つ、ＣＨＥ／信号が低状態であ
り、且つ、ソフトラッチの値とストアされてい良ハード
ラッチの値とが一致する場合ＫＯみ、ＣＥ／信号が低状
態となってその対応するＥＰＲＯＭ１Ｇを活動化する。

もし、これらの条件に合致しなければ、ＣＥ／信号は高
状態にとどまり、対応するｌＰＲＯＭ１０を非活動的状
態のままに維持する。ゲーティングロジック回路２０及
び章選択ロジック２１の機能を実現するため、各種の回
路を使用することが可能である。

第５Ａ図及び第５Ｂ図には、本発明の１つの適用例が示
されている。第１図の４つのデバイス、すなわちデバイ
ス１〜デバイス４が示されてお）、各デバイスの１メガ
ビットｌＰＲＯＭセルｅマトリックスは、それぞれ８つ
ずつの独立したページに分割されている。各ページは１
３１．０７２個のセルマトリックスからなる。また、デ
バイス１〜４の各々は、２Ｂビンのデュアルインライン
パッケージ（ＤＩＰ）にパッケージされている。データ
バスは、８つのビットラインＤＩ、〜Ｄ７からなってい
る。３つのデータビット、すなわちデータビットＤｏ〜
データビットＤ雪はページ選択ロジック回路へ結合され
、データピッ）Ｄ４及びデータビットＤｓは章選択回路
へ結合される。ページ選択機能と章選択機能とを与える
ぺ〈データビットを使用するおかげで、アドレスバス１
１に、＊っり１４のアドレスビットＡＯ＃ＡＩ、が必要
とされるＫすぎない。この１４本のアドレスラインが、
それぞれのデバイスのｌＰＲＯＭのＸデコーディング回
路とＹデコーディング回路とへ結合される。たった１４
本のアドレスラインを使用するこトニよって４メガビッ
トのメモリにアクセスすることが出来る。

第６Ａ図及び第６Ｂ図には、ビン互換性を維持しつつメ
モリ容量を増加させ得る本発明の利点が示されている。

＃！６Ａ図に於いて、初めの５１２にビットのメモリサ
イズから１Ｍビット、２Ｍビット、４Ｍビット、８Ｍビ
ットのメモリサイズへと記憶容量が増加させられ、しが
も尚、２８ビンＤＩＰ互換性が維持される。第６Ｂ図に
於いて、初め１Ｍビットのメモリサイズを有する３２ビ
ンＤ［Ｐが、２Ｍビット、４Ｍビット、８Ｍビットへと
記憶容量の大きさを増加させられる。複数のデバイスの
並列設置などによ〕多数のデバイスが使用されてもよく
、或いはま九、追加メモリ及び関連回路が一つのパッケ
ージに組込まれてもよい。

第６Ａ図に於いて、ビン１１及びビン１２は常にページ
ラッチに寄与するけれども、ビン１３は、メモリ容量が
１Ｍビット以上である場合にのみ第３のページラッチビ
ットを与える。データビット５（ビン１７）は、容量が
２Ｍビットのときに、１つのアドレスビットを与えるた
めに使用される。

しかし、４Ｍビットを望む場合に紘、ビットＤ４とビッ
トＤｓ　　（ビン１６及びビン１７）とが使用される。

さらに、もし８Ｍビットを望むならば第３０章ラッチピ
ッ）Ｄｓ　も使用され、し九がって、８Ｍビットの全記
憶容量のうちからどの１Ｍビットの章が活動化されるか
を３ビットが決定して、所定のデータ転送機能を果比す
。

第６Ｂ図に於いては、３２ピンが使用されているので追
加のアドレスピッ）　Ａ１４〜Ａ１８を使用することが
可能となり、これら３つのアドレスビットが３つのデー
タビットの代わシをしてページめ〈シ機能を提供する。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、本発明の概略ブロック図、第２図は、提示実施例のソフトラッチの回路略図、第３図線、提示実施例のハードラッチの回路略図、第４図線、提示実施例のゲーティングロジック回路と章
選択ロジック回路との回路略図、第５Ａ図及び第５Ｂ図
社、総体的メモリを複数の章及びページに分割するよう
にし九１つの適用例を示す電気的ブロック図、第６Ａ図は、２８ピンｌＰＲＯＭパッケージと、各種メ
モリサイズに於いてそれぞれのビンに対応付けられる信
号の種類とを示す図、第６Ｂ図は、３２ビンｌＰＲＯＭパッケージと、各種メ
モリサイズに於いてそれぞれのピンに対応１０・・・・
ａｐｕｏＭ、１１・・＠自アドレスライｙ、１１＊・・
・ページ選択ロジック回路、１２・・・・双方向データ
バス、１５，１８・・・・ソフトラッチ、１７．１８−
・・・ハードラッチ、２０・−・働ゲーティングロジッ
ク回路、２１・・・φ章選択ロジック回路、３０・・・
・データバッファステージ、３５．３６−・・・トラン
ジスタ、３７．３８・・争・インバータ、３９・・・−
バッファ、５０，５１　・・・・ＥＰＲＯＭ　　セル、
　　５２　、５４　、５６　、５７　争　拳　・　・　
ｎチャネルトランジスタ、５３．５５・・・・ｐチャネ
ルトランジスタ、５８．５９・・・・出力インバータ、
８５，１ｌｌｉ・・・・排他的ＮＯＲゲート、６７、ｌ
ｉ８　・虐　・　−ＮＡＮＤゲート、８９．７０・　番
　・　・ＡＮＤゲート。

Claims

【特許請求の範囲】

（１）２＾ｎ個を超える数の記憶位置にアクセスするた
めのｎ本のアドレスラインを有する集積回路メモリに於
いて、ｎ本の前記アドレスラインにてアクセスし得る記
憶位置数を超過する記憶位置へのアクセスを可能とする
、選択的アドレス指定モードのための装置にして：少くも１つのデータビットを受取るべく結合されている
第１ラッチ手段と；少くも１つの比較ビットをストアするための第２ラッチ
手段と；少くも１つの前記データビットの値を受取り、その値を
、少くも１つの前記比較ビットの値と比較して、前記比
較の結果を表わす出力を発生させる比較手段と；前記比較手段の前記出力を受取り、前記比較の結果が一
致であるならば前記メモリを活動化する選択手段と；を含むようにしたことを特徴とする、選択的アドレス指
定モードのための装置。
（２）２＾ｎ個を超える数の記憶位置にアクセスするた
めのｎ本のアドレスラインを有する集積回路メモリに於
いて、ｎ本の前記アドレスラインにてアクセスし得る記
憶位置数を超過する記憶位置へのアクセスを可能とする
、選択的アドレス指定モードのための装置にして：第１データビットを受取るべく結合されている第１ラッ
チと；第２データビットを受取るべく結合されている第２ラッ
チと；第１比較ビットをストアするための第１の内容アドレス
メモリ（ＣＡＭ）ラッチと；前記第１、第２データビットと前記第１、第２比較ビッ
トとを受取り、前記第１データビットを前記第１比較ビ
ットと比較し、前記第２データビットを前記第２比較ビ
ットと比較し、前記比較の結果を表わす出力を発生させ
るために結合されている比較器と；前記比較器の前記出力を受取り、前記比較の両方の結果
が一致であるならば前記メモリを活動化する選択手段と
；を含むようにしたことを特徴とする、選択的アドレス指
定モードのための装置。