JPH02273862A

JPH02273862A - 競合制御回路

Info

Publication number: JPH02273862A
Application number: JP1095976A
Authority: JP
Inventors: Juichiro Ida; 井田　寿一郎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-04-14
Filing date: 1989-04-14
Publication date: 1990-11-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、コンピュータ機器の競合制御回路に関するも
のである。

従来の技術従来同一リソースに対する複数のマスター回路やスレー
ブ回路からのアクセスの競合調停には、複雑なプライオ
リティ−コントローラなどが用いられていた。

発明が解決しようとする課題このような従来の構成では、部品点数が多くなり、回路
を構成するのにコストアップとなった。

しかも動作信号タイ、ミングは複雑であった。

本発明は単純な回路構成で、同一リソースへのアクセス
競合を調停するための競合制御回路を提供することを目
的とするものである。

課題を解決するための手段上記課題を解決するために、本発明の競合制御回路はそ
れぞれのアクセスに対してラッチ回路を設け、このラッ
チ回路の出力があれば始めてリソースへのアクセスを開
始するアクセス回路を設け、さらに、このラッチ回路の
出力で残りのラッチ回路を現在のアクセスが終了するま
でリセットする回路を設け、競合を調停する。しかも、
それぞれのラッチ回路の動作クロックに１位相差のある
クロックを与える回路を設けたものである。

作用上記構成により、先にアクセスするマスター回路または
スレーブ回路のアクセスがそれぞれのラッチ回路でラッ
チされ、このラッチ回路の出力で始めてリソースへのア
クセスが許可され、さらに、同時にアクセスした場合は
、ラッチ回路は位相差のあるクロックによって、１つの
ラッチ回路がそれに対応するマスター回路またはスレー
ブ回路のアクセスをラッチし、これによりすべてのマス
ター回路またはスレーブ回路による競合を調停するもの
であり、同時動作やＴＴＬゲートのデイレイによる誤動
作を防止するものである。

実施例以下本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例の競合制御回路のブロック図
であり、マスター回路が１つ、スレーブ回路が１つで、
リソースをメモリとした例を示す。

第１図において、マスター回路１、スレーブ回路２はそ
れぞれマスタｍｍＤタイプラッチ回路３、スレーブ用Ｄ
タイプラッチ回路４を介してマスター用メモリアクセス
回路５、スレーブ用メモリアクセス回路６に接続され、
これらメモリアクセス回路５．６はリソースであるメモ
リ７にそれぞれ接続されている。（８）はＤタイプラッ
チ回路３，４を駆動するクロックジェネレータである。

アクセスには次の３つの場合がある。

（ハ）マスター回路ｌが先にアクセスする場合、（ハ）
スレーブ回路２が先にアクセスする場合、０マスタ一回
路ｌとスレーブ回路２が同時にアクセスする場合。

次に上記３つの場合について、第２図〜第４図を参照し
て詳しく説明する。

（ハ）マスター回路ｌが先にアクセスする場合、マスタ
ー回路１からアクセス信号９がマスタｍｍＤタイプラッ
チ回路３のＤ端子に入力され、このアクセス信号９のハ
イレベルはクロックジェネレータ８からのクロック１０
によってラッチされ、マスタｍｍＤタイプラッチ回路３
のＱ端子からはハイ、Ｑ端子からはローが出力され、こ
のマスク−月りタイプラッチ回絡３のＱ出力ｆｌＦｉマ
スター用メモリアクセス回路５へ入力される。これＫよ
ってマスター用メモリアクセス回路５はリソースである
メモリ７をアクセスする。同時にマスター用りタイプラ
ッチ回絡３のＱ出力１２はスレーブ用りタイプラッチ回
絡４をリセットし、スレーブ回路２からのアクセスが受
付けられないようＫする。マスター用メモリアクセス回
路５がメモリアクセスを終了するとマスター回路１ヘア
クセス終了信号１３を送出する。マスター回路ｌはこの
信号１３によりアクセス信号９を・ローに戻す。次のク
ロック１ｏでこのアクセス信号９をラッチし、マスター
用りタイプラッチ回絡３は初めの状態に戻る。これによ
ってスレーブ回路２のアクセスも受付は可能となる。

第２図は囚の場合のタイミング図を示す。１４゜１５は
スレーブ用Ｄタイプラッチ回路４のＱ、Ｑ出力、１６は
クロックジェネレータ８からの出力クロック１００反転
クロックである。

＠１スレーブ回路２が先にアクセスする場合スレーブ回
路２はアクセス信号１７がスレーブ用Ｄタイプラッチ回
路４のＤ端子に入力され、このアクセス信号１７のハイ
レベルはクロックジェネレータ８からのクロック１０を
反転したクロック１６によってラッチされ、スレーブ用
Ｄタイプラッチ回路４のＱ端子からはハイ、Ｑ端子から
はローが出力され、このスレーブ用Ｄタイプラッチ回路
４のＱ出力１４はスレーブ用メモリアクセス回路６へ入
力される。これによってスレーブ用メモリアクセス回路
６はリソースであるメモリ７をアクセスする。同時にス
レーブ用Ｄタイプラッチ回路４のＱ出力１５はマスタｍ
ｍＤタイプラッチ回路３をリセットし、マスター回路１
からのアクセスが受は付けられないようにする。スレー
ブ用メモリアクセス回路６がメモリアクセスを終了する
とスレーブ回路２ヘアクセス終了信号１８を送出する。

スレーブ回路２はこの信号１８によりアクセス信号１７
をローに戻す。次のクロック１６でこのアクセス信号１
７をラッチし、スレーブ用Ｄタイプラッチ回路４は初め
の状態に戻る。これによってマスター回Ｑ１のアクセス
も受付は可能となる。

第３図に場合（均のタイミング図を示す。

０マスタ一回路ｌとスレーブ回路２が同時にアクセスす
る場合、ここでは、アクセス信号がクロックによってＤタイプラ
ッチ回路に先にラッチされた方がリソースであるメモリ
７へのアクセス権を得る構成となっている。すなわち、
マスター回路１とスレーブ回路２はそれぞれ同時にアク
セス信号９とアクセス信号１７をハイにする。これらの
Ｄタイプラッチ回路３，４への入力はクロックジェネレ
ータ８の出力１０とその反転クロック１６によってそれ
ぞれう、チされる。このとき、クロック１０または反転
クロック１６によって先にラッチされた方が先にアクセ
ス動作を開始する。以下の動作は場合（ハ）の場合と（
ト）の場合と同様となる。先にラッチされ先にアクセス
動作を開始した方が一方のアクセスを禁止する。アクセ
ス動作が終了しアクセス信号をローに戻せば禁止されて
いた方のアクセスが次のクロックによって開始される。

第４図に場合０のタイミング図を示す。第４図ではマス
ター回路１が先にアクセス権を得たとして示している。

各Ｄタイプラッチ回路の動作クロックの位相が異なるの
も特徴の１つである。クロックの位相が異なればＩＣの
デイレイ等による回路の誤動作を防止できる。

なお、マスター回路やスレーブ回路が各複数存在すれば
、上記回路を個々に持てば良いことになる。

発明の効果以上本発明によれば、単純な回路構成で同一リソースへ
のアクセス競合を調停でき、同時動作やＴＴＬゲートの
デイレイによる誤動作を防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例の競合制御回路のブロック図
、第２図はマスター回路が先にアクセスする場合のタイ
ミング図、第３図はスレーブ回路が先にアクセスする場
合のタイミング図、第４図はマスター回路とスレーブ回
路が同時にアクセスする場合のタイミング図である。ｌ・・・マスター回路、２・・・スレーブ回路、３・・
・マスタｍｍＤタイプラッチ回路、４・・・スレーブ用
Ｄタイプラッチ回路、５・・・マスター用メモリアクセ
ス回路、６・・・スレーブ用メモリアクセス回路、７・
・・メモリ（リソース）　　８・・・クロックジェネレ
ータ、９・・・マスターアクセス信号、　１０・・・ク
ロック、１１・・・マスタｍｍりタイプラッチ回路Ｑ出
力、１２・・・マスタｍｍりタイプラッチ回路Ｑ出力、
１３・・・マスターアクセス終了信号、１４・・・スレ
ーブ用りタイプラッチ回路Ｑ出力、１５・・・スレーブ
用り′３Ｉイブラッチ回路Ｑ出力、１６・・・反転クロ
ーツク、１７・・・スレーブアクセス信号、１８・・・
スレーブアクセス終了信号。

Claims

【特許請求の範囲】

１、同一リソースに対して複数のマスター回路と複数の
スレーブ回路がアクセスを行うコンピュータ回路の競合
制御回路であって、上記マスター回路またはスレーブ回
路のアクセスをラッチするラッチ回路と、このラッチ回
路の出力で上記リソースへのアクセスを開始するアクセ
ス回路と、上記それぞれのラッチ回路の出力で他のラッ
チ回路をリセットする回路と、それぞれのラッチ回路の
動作クロックに位相差のあるクロックを与える回路とを
備えた競合制御回路。