JPH02275546A - ストアマージ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ メインメモリへ、ストアデータを送出するストア制御装
置のパーシャルストアの制御に関し、逐次化処理におけ
る処理時間を短縮せしめることを主たる目的とし、 ストアバッファ内に格納された最後のパーシャルストア
リクエストに係るデータを該データのメインメモリに対
するストアリクエストを送出可能な状態になった後、一
定時間ストアバッファ内に保持せしめる手段と、該パー
シャルストアの直後のリクエストがパーシャルストアリ
クエストであって、かつ、ストア領域が連続するもので
あるとき両者のデータをストアバッファ内でマージする
手段とを備えることにより構成する。

［産業上の利用分野コ 本発明は、ストアデータを一時的に保持するストアバッ
ファを有し、メインバイブラインとは非同期にメインメ
モリに対してストアデータを送出するストア制御装置に
おけるパーシャルストアの制御に関し、特に、パーシャ
ルストアデータが、ストアバッファ内に長時間保留され
ることに起因する逐次化処理の処理時間への好ましくな
い影響を軽減せしめることが可能な制御方式に係る。

［従来の技術］ 同一のメモリバンクに対するメモリアクセスは、そのア
クセスが完了するまで後続のアクセスが待たされる。メ
インメモリへのストアデータバス幅は、メインメモリの
１バンクデ一タ幅と同じになっているため、ストアデー
タバスより短いデータの（パーシャルストア）リクエス
トが、連続した領域に対して連続して発生すると同一の
メモリバンクに対してのリクエストとなることが多く、
処理時間が長くなる。

一方、メインメモリへのパーシャルストアリクエストは
、直後にそのデータと連続する領域に対するストアリク
エストが来ることが多いいそのため、ストアデータを一
時的に保持するストアバッファを有し、メインパイプラ
インとは非同期にメインメモリへストアデータを送出す
るストア制御装置においては、メインメモリへ。

の送出が行なえる状態にあってもストアバッファに保持
されているストアリクエストをすべて送出することはし
ないで、最後のパーシャルストアリクエストのみは、次
のストアリクエストが来るまでストアバッファ内に残す
ようにし、ストアバッファからメインメモリリクエスト
用のレジスタにセットする時に、二つのストアバッファ
の内容をマージしてストアデータバス幅のストア（フル
ストア）として送出するように構成している。

この場合、最後のパーシャルストアリクエストは、メイ
ンメモリへのストアリクエストを出すことが可能でも、
後続ストアリクエストが来るまで必ずストアバッファ内
に残される。

［発明が解決しようとする課題］ 上述したように、従来のストア制御装置においては、最
後のパーシャルストアリクエストは、メインメモリへの
ストアリクエストを出すことが可能な状態になっても、
後続のストアリクエストが来るまで必ずストアバッファ
内に残されるような制御方式を採っていた。

これは、逐次化処理（シリアライズ）によって、ＣＰＵ
としては既に完了したストアをメインメモリに反映させ
るような場合について考えると、ストアバッファ内に必
要以上にストアリクエストが残されることとなるので、
その分だけ処理時間が余計にかかると言う問題点があっ
た。

本発明は、このような従来の問題点に鑑み、連続する領
域に対してパーシャルストアリクエストが連続して来て
も、ストアバッファ内でマージすることが可能であり、
またシリアライズによってストアバッファ内のストアリ
クエストを完了させる必要があるときでも、必要以上の
ストアリクエストをストアバッファ内に残すことなく、
従って、時間が余計にかかることを防止することのでき
るストアマージ制御方式を提供することを目的としてい
る。

［課題を解決するだめの手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。

すなわち、本発明は、ストアデータを一時的に保持する
ストアバッファを有し、メインパイプラインとは非同期
にメインメモリに対してストアデータを送出するストア
制御装置において、ストアバッファ内に格納された最後
のパーシャルストアリクエストに係るデータを該データ
のメインメモリに対するストアリクエストを送出可能な
状態になった後、一定時間ストアバ１フア内に保持せし
める手段と、該パーシャルストアの直後のリクエストが
パーシャルストアリクエストであって、かつ、ストア領
域が連続するものであるとき両者のデータをストアバッ
ファ内でマージする手段とを備えたストアマージ制御方
式である。

［作　用］ メインメモリへのパーシャルストアリクエストは、直後
にそのデータと連続する領域に対するストアリクエスト
が来ることが多いため、ストアデータを一時的に保持す
るストアノくツファを有し、メインパイプラインとは非
同期にメインメモリへストアデータを送出する従来のス
トア制御装置においては、メインメモリへの送出が行な
える状態にあってもストアバッファに保持されているス
トアリクエストをすべて送出しないで、最後のパーシャ
ルストアリクエストは、次のストアリクエストが来るま
でストアバッファ内に残すようにし、ストアバッファか
らメインメモリリクエスト用のレジスタにセットする時
に、二つのストアバッファの内容をマージしてストアデ
ータバス幅のストア（フルストア）として送出していた
。

しかし、連続する領域に対するストアリクエストが連続
して来る場合は、その二つのリクエストがある時間以上
離れることは多くの場合ないので、本発明においては、
最後のパーシャルストアリクエストを次のストアリクエ
ストが来るまでストアバッファ内に残すのではなく、メ
インメモリへの送出が行なえる状態になってからある一
定時間のみストアバッファ内に残すようにしている。

［実施例コ 第１図〜第３図はストアリクエストを受は付はバッファ
リングし、メインメモリへ送出するためのデータ、アド
レス、バイトマークを保持するレジスタおよびそのバス
の構成の例を示す図であって、第１図はデータの場合、
第２図はアドレスの場合、第３図はバイトマークの場合
の構成について示している。

第１図における、１はストア要求のデータを保持するレ
ジスタ（ＷＳＤＲ＞　、２〜５はそれぞれストアデータ
用のバッファ（ＳＴＢＯ〜５ＴＢ３）　、６はマージセ
レクタ、７はストアすべきデータを保持するレジスタを
表わしており、第２図の８はストア要求データのストア
すべきアドレスを保持するレジスタ（ＷＳΔＲ）、９〜
１２は、それぞれ第１図のバッファ２〜５に格納される
データに対応するアドレスを保持するレジスタ　（ＳＴ
ＡＲＯ〜５ＴＡＲ３）、！３はセレクタ、１４はストア
すべきデータのストアアドレスを保持するレジスタ（Ｍ
ＳＡＲ）を表わしている。

また、５＜３図の１５はストア要求データのノくイトマ
ークを保持するレジスタ　（ＷＭＢＲ）　、１６〜１９
は第１図のバッファ２〜５に格納されるデータに対応す
るバイトマークを保持するレジスタ　（ＢＭＲ０〜８Ｍ
Ｒ３）、２０はマージセレクタ、２１はストアすべきデ
ータのバイトマークを保持するレジスタ（ＭＢＭＲ）を
表わしている。

第４図は、ストアリクエストをどのストアバッファにセ
ットするかを示す２ビツトのポインタ（ＳＴＢ　　ＩＮ
　　ＰＯＩＮＴＥＲ）を表わしている。本カウンタは、
ストアバッファの各レジスタのクロック制御信号として
利用され、ストアリクエストを受は付けるたびに１ずつ
カウントアツプしていくもので、レジスタ２２と加算回
路２３によって構成されている。

第５図は、ストアバッファに残っているストアリクエス
トの先頭を示す２ビツトのポインタ（ＳＴＢ　　ＯＵＴ
　　ＰＯＩＮＴＥＲ）を表わしている。本カウンタは、
メインメモリへのストアリクエスト送出用のレジスタに
セットするセレクタのセレクト信号として利用され、リ
クエストを送出するたびに１ずつカウントアツプしてい
く。このと・き、連続する二つのストアリクエストをマ
ージした場合は、２カウントアツプする。

本カウンタはレジスタ２５と加算回路２４によって構成
されている。

第６図は、それぞれのストアバッファに残っているスト
アリクエストが有効であることを示すバリッド（ＶＡＬ
ＩＤ）ラッチ２６とそのリクエストがメインメモリへ送
出可能であることを示ずレディ　（ＲＥＡＤＹ）　ラッ
チ２７であり、ＶＡＬＩＤラッチ２６は、ストアリクエ
ストがストアバッファにセットされる時にセットされ、
メインメモリへのストアリクエスト送出用のレジスタに
セットされた時にリセットされる。ＲＥＡＤＹラッチ２
７は、メインメモリへのストアリクエストが送出可能に
なった時にセットされ、ＶＡＬＩＤラッチ２６とともに
リセットされる。

それぞれのラッチの名称中のｎは０〜３である。

第７図は、本発明を実現するために追加したウェイト　
（ＷＡＩＴ）　　ラッチ２８と、ストアリクエストをス
トアバッファ内に保持する時間をカウントするためのウ
ェイト（ＷＡＩＴ）カウンタであり、ＷＡＩＴカウンタ
はレジスタ２９と加算回路３０により構成されている。

また、ＷＡＩＴラッチおよびＷＡＩＴカウンタの名称の
ｎは０〜３である。ＷＡＩＴラッチ２８は、ストアバッ
ファにセットされるストアリクエストがパーシャルスト
アリクエストである時に前記ＶＡＬＩＤラッチ２６とと
もにセットされ、ＷＡＩＴカウンタからのキャリーアウ
トでリセットされるか、または、次のストアリクエスト
がストアバッファにセットされる時にリセットされる。

このとき、ストアバッファに残されている直前のストア
リクエストとアドレスがマツチしたときは、ＷＡＩＴラ
ッチ２８はセットされない。ＷＡＩＴカウンタは、スト
アバッファにセットされるストアリクエストがパーシャ
ルストアリクエストである時にクリアされ、カウントア
ツプしていく。このＷＡ（Ｔラッチ２Ｂがオンのとき、
そのリクエストがメインメモリへ送出可能であってもＲ
ＥＡＤＹラッチ２７をセットしないようにすることでス
トアリクエストをストアバッファ内に残すことができる
。

ストアデータのマージは、前記ＳＴ、Ｂ　　ＯＵＴ　　
ＰＯＩＮＴＥＲの示すストアバッファのＶＡＬＩＤラッ
チ２６とＲＥＡＤＹラッチ２７とＳＴＢ　　ＯＵＴ　　
ＰＯＩＮＴＥＲ＋１（７）示すストアバッファのＶＡＬ
ＩＤラッチ２６がオンで、この二つのアドレス（ＳＴＡ
Ｒ）がマツチすると、ストアデータは、マージセレクタ
によりＳＴＢ○ＵＴ　　ＰＯＩＮＴＥＲ＋１の示すバイ
トマーク（ＢＭＲ）のイ直がオンのバイトが５ＴＢＯＵ
　Ｔ　　Ｐ　ＯＩ　Ｎ　Ｔ　Ｅ　Ｒ＋　１の示すストア
バッファ（ＳＴＢ）のデータがセレクトされ、オフバイ
トがＳＴＢ　　Ｏ［ＪＴ　　ＰＯＩＮＴＥＲの示すスト
アバッファ　（ＳＴＢ）のデータがセレクトされてＭＳ
ＤＲ７にセットされ、これらに対応する二つのＢＭＲの
オアがマージセレクタによりＭＢＭＲ２１にセットされ
る。このとき、ＳＴＢ　　ＯＵＴ　　ＰＯＩＮＴＥＲは
、２カウント了ツブし、ＳＴＢ　　ＯＵＴ　　ＰＯＩＮ
ＴＥＲの示すＶＡＬＩＤラッチとＳＴＢ　　ＯＵＴ　　
ＰＯＩＮＴＥＲ＋１の示すＶＡＬＩＤラッチがリセット
される。

［発明の効果］ 以上説明したように、本発明によれば、連続する領域に
対してパーシャルストアリクエストが連続して来ても、
ストアバッファ内でマージすることが可能であり、また
シリアライズによってストアバッファ内のストアリクエ
ストを完了させる必要があるときも、必要以上のストア
リクエストをストアバッファ内に残さないので時間が余
計にかかることがないと言う利点がある。

【図面の簡単な説明】

第１図は実施例のメインメモリヘスドアスルデータを保
持するレジスタと、そのバスの構成を示す図、第２図は
実施例のストアデータのアドレスを保持するレジスタと
、そのバスの構成を示す図、第３図は実施例のストアデ
ータのバイトマークを保持するレジスタと、そのバスの
構成を示す図、第４図はストアリクエストをどのストア
バッファにセットするかを示すポインタの構成を示す図
、第５図はストアバッファに残っているストアリクエス
トの先頭を示すポインタの構成を示す図、第６図はバリ
ッドラッチＷＳＤＲ １Ｂ０ とレディラッチを示す図、第７図はウェイトラッチとウ
ェイトカウンタを示す図である。

Claims (1)

1. 【特許請求の範囲】 ストアデータを一時的に保持するストアバッファを有し
   、メインパイプラインとは非同期にメインメモリに対し
   てストアデータを送出するストア制御装置において、 ストアバッファ内に格納された最後のパー シャルストアリクエストに係るデータを該データのメイ
   ンメモリに対するストアリクエストを送出可能な状態に
   なった後、一定時間ストアバッファ内に保持せしめる手
   段と、 該パーシャルストアの直後のリクエストがパーシャルス
   トアリクエストであって、かつ、ストア領域が連続する
   ものであるとき両者のデータをストアバッファ内でマー
   ジする手段とを備えたことを特徴とするストアマージ制
   御方式。