JPH02275551A - キャッシュメモリのデバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はキャッシュメモリを備えるコンピュータ装置
において、キャッシュメモリに格納されｔ；データの主
メモリに格納されたデータとの不一致を検出するキャッ
シュメモリのデバッグ装置に関するものである。

［従来の技術］ 第２図は従来のキャッシュメモリを備えるコンピュータ
装置において、ＣＰＬＩ部及びキャッシュメモリ周辺回
路のブロック図であり、図において、１はマイクロプロ
セッサ（以下ＣＰＵという）、２はキャッシュメモリ、
３は主メモリ、４，５はバッファ、６はＯＲ回路、１１
はアドレスバス、１２はデータバスである。

第２図の動作を説明する前に、キャッシュメモリの一般
的手法について説明する。キャッシュメモリの手法とは
、主メモリにストアされた命令や、データの一部のコピ
ーを、高速なメモリ（キャッシュメモリ）にもつことに
より、プロセッサが命令フェッチやデータアクセスの際
、もしキャッシュメモリ内にあればキャッシュメモリに
アクセスし、なければ主メモリにアクセスする。アクセ
スすべき命令・データがキャッシュメモリ内にある場合
をヒツト、ない場合をミスとよぶ。実際のシステムでは
、どれだけヒツトする確率を高くできるかが問題となる
。一般にキャッシュサイズが２５６ワードクラスでミス
率は０．３〜０．７程度である。

次に第２図の動作を説明する。ＣＰＩＪ　１がデータを
読出す動作は、まずキャッシュメモリ２にアクセスし、
所望のデータがキャッシュメモリ２にある場合は、キャ
ッシュメモリ２からバッファ４を通じてデータバス１２
にデータを読出すとともに、キャッシュメモリ２はヒツ
ト（以下旧Ｔと記す）信号を出力し、これをＯＲ回路６
を通じてレディ（以下ＲＤＹを記す）信号としてＣＰＵ
　１に供給してＣＰＵ　１のアクセスを終了させる。ま
たキャッシュメモリ２に所望のデータがなかった場合は
、キャッシュメモリ２は主メモリ３に対してメモリスタ
ート（以下ＨＥＭ　５ＴＡＲＴと記す）信号を供給し、
主メモリ３から所望のデータをバッファ５を通じてデー
タバスＩ２に読出す。同時に主メモリ３はＭＥ’）ＩＲ
ＤＹ信号を出力し、これをＯＲ回路６を通じてＣＰＩＪ
１に供給してｃｐｕ　ｉのアクセスを終了させる。

第３図は従来のキャッシュメモリの詳細なブロック図で
あり、３１はタグ（以下ＴＡ（２と記す）部メモリ、３
２はデータ（以下ＤＡＴＡと記す）部メモリ、３３はコ
ンパレータ、３４．　３５．　３８はバッファ、３７は
キャッシュコントロール部で内部にキャッシュモードレ
ジスタ３７１を含んでいる。３８はアドレスバス、３９
はデータバスである。

第３図の動作を説明する、まずキャッシュコントロール
部３７の内部には、２ｂｉｔのキャッシュモードレジス
タ３７１が内蔵され、このキャッシュモードレジスタ３
７１はＣＰＵ　１より直接アクセスが可能である。また
この２　ｂｉｔのレジスタのデータｂ　　、ｂ　　の設
定により、キャッシュメモリ２の動作モードを指定する
。即ちキャッシュメモリ２には次の（１）〜（３）の３
種類の動作モードがある。

（１）はキャッシュ有効モードであり、キャッシュメモ
リ２を有効に動作させる。このときキャッシュコントロ
ール部３７は旧Ｔ信号をＣＰＵ　１へ出力する。

（２）はキャッシュ無効モードであり、キャッシュメモ
リ２を無効にする。そして、ｃｐｕ　１がデータをアク
セスするときは、キャッシュコントロール部３７はＨＥ
Ｍ　５ＴＡＩ？Ｔ信号を主メモリ３に対して出力し、デ
ータの読出しは必ず主メモリ３から行なう。

（３）はキャッシュ診断モードであり、ＣＰＵ　１が直
接キャッシュメモリ２のＴＡＧ部メセメモリ３１ＤＡＴ
Ａ部メモサメモリ３２の読み書きをする。即ち、ＣＰＵ
　１は、アドレスバス３８を介してアドレスデータの下
位アドレスで指定された番地のＴＡＧ部メセメモリ３１
ＤＡＴＡ部メモサメモリ３２をバッファ３４又はバッフ
ァ３５を介してデータバス３９に接続し、ｃｐｕｌから
データの読出し又は書込みを行なうものである。このと
きバッファ３４とバッファ３５のどちらをイネーブルに
する（駆動させるの意）かは、キャッシュモードレジス
タ３７１が設定されたデータ値に基づき、ＣＵＦＦ　１
信号を出力するときはバッファ３４がイネーブルとなり
、ＢＵＰＦ２信号を出力するときはバッファ３５がイネ
ーブルとなる。

キャッシュ診断モードは通常キャッシュメモリ２のクリ
アや、ＴＡＧ部メセメモリ３１ＤＡＴＡ部メモサメモリ
３２リチエツクを行なう際に使用され、キャッシュシス
テムの唯一のデバッグ機能である。

上記の説明による３つの動作モードの指定により、キャ
ッシュメモリ２はそれぞれ指定された動作を行なう。

［発明が解決しようとする課題］ しかしながら上記構成の装置では、キャッシュメモリを
備えるコンピュータ装置のハードウェア又は、ソフトウ
ェアのデバッグ段階で、ハードウェア又はソフトウェア
のバグによりキャッシュメモリの内容と主メモリの内容
との不一致の場合、即ち間違ったデータがキャッシュメ
モリに格納された場合にＣＰＵは暴走してしまうので、
キャッシュメモリのどのアドレスに間違ったデータが格
納されているのかが判らない。このようなときに、キャ
ッシュメモリを診断モードとし、キャッシュメモリの内
容を読出し、主メモリの内容と比較して、どのアドレス
のデータが間違つているかをチエツクすることは可能で
あるが、これは人手で行なうため多大の時間を要し、ま
たＣＰＵの暴走によりキャッシュメモリ又は主メモリの
内容が変更された可能性もあり、キャッシュメモリの内
容が、主メモリの内容との不一致によりＣＰＵが暴走し
たアドレスを特定するのが困難であるという問題点があ
った。

この発明はかかる問題点を解決するためになされたもの
で、キャッシュメモリと主メモリから同時に読出された
２つのデータを比較してその不一致を検出し、このデー
タ不一致が検出されたときのデータ読出しアドレス及び
関連エラーデータの検出を、ハードウェア又はソフトウ
ェアにより効率よく実行するキャッシュメモリのデバッ
グ装置を提供することを目的とする。

［課題を解決するための手段］ この発明に係るキャッシュメモリのデバッグ装置は、キ
ャッシュメモリに格納されたデータの主メモリに格納さ
れたデータとの不一致を検出するキャッシュメモリのデ
バッグ装置において、外部より指定されたデータ読出し
アドレスに対して、前記キャッシュメモリに格納された
データと主メモリに格納されたデータとを同時に読出す
デバッグ動作モードを設定するデバッグ動作モード設定
手段と、該デバッグ動作モード設定手段による設定によ
り、前記指定されたデータ読出しアドレスに対して、キ
ャッシュメモリ及び主メモリから同時に読出された２つ
のデータを比較し、その不一致を検出するデータ不一致
検出手段と、該データ不一致検出手段からの検出信号に
基づき、データ不一致の検出されたときの前記指定され
たデータ読出しアドレス、並びに該アドレスに対してキ
ャッシュメモリ及び主メモリから読出された２つのデー
タをそれぞれ検出するエラーデータ検出手段とを備えた
ものである。

［作用］ この発明においては、キャッシュメモリに格納されたデ
ータの主メモリに格納されたデータとの不一致を検出す
るキャッシュメモリのデバッグ装置において、デバッグ
動作モード設定手段は、例えばＣＰＵ等の外部より指定
されたデータ読出しアドレスに対して、前記キャッシュ
メモリに格納されたデータと主メモリに格納されたデー
タとを同時に読出すデバッグ動作モードを設定する。デ
ータ不一致検出手段は、前記デバッグ動作モード設定手
段による設定により、前記ＣＰＵ等に指定されたデータ
読出しアドレスに対して、キャッシュメモリ及び主メモ
リから同時に読出された２つのデータを比較し、その不
一致を検出する。エラーデータ検出手段は、前記データ
不一致検出手段からの検出信号に基づき、データ不一致
の検出されたときの前記指定されたデータ読出しアドレ
ス、並びに該アドレスに対してキャッシュメモリ及び主
メモリから読出−された２つのデータをそれぞれ検出す
る。

［実施例］ 第１図は本発明に係るキャッシュメモリ周辺回路のブロ
ック図であり、１〜６．１１及び１２は第２図の従来装
置と同一のものである。７はアドレスデータを一時保持
するラッチ回路、８はキャッシュメモリ２からのデータ
と主メモリ３からのデータを比較し、両者の不一致を検
出するコンパレータ、９，１０はＡＮＤ回路である。

第１図の動作を説明する。ＣＰＵ１がデータの読出しを
行うとき、まずＣＰＵ　１は、アドレス出力端子よりア
ドレスデータをアドレスバス１１に出力し、リード動作
を開始する。キャッシュメモリ２はアドレスバス１１よ
りアドレスデータを入力し、キャッシュメモリ２内にデ
ータを格納しているアドレスであるかの判定をする。こ
の判定の結果、該当するアドレスがキャッシュメモリ２
に存在しない場合（これを旧Ｓ　ＨＩＴと呼ぶ）、キャ
ッシュメモリ２は主メモリ３に対してＨＥＭ　５ＴＡＲ
Ｔ信号を供給し、主メモリ３からのデータ読出しを要求
する。

主メモリ３は、読出しデータが準備できると、バッファ
５を介して読出しデータをデータバス１２に出力する。

同時にメモリの応答信号であるＨＥＭＲＤＹ信号をＯＲ
回路６を介してＣＰＵ１のＲＤＹ端子に供給する。ＣＰ
Ｕ　１はこのＲＤＹ端子からの入力信号に基づき、デー
タバス１２より主メモリ３から出力された所望のデータ
を入力し、ＣＰＵ　１のリードサイクルを終了させる。

またこのとき同時にＣＰＵ　１はキャッシュメモリ２に
その時点で読出したアドレス及びデータを格納する。

またキャッシュメモリ２がアドレスバス１１を介し入力
したアドレスデータが、キャッシュメモリ２内にデータ
を格納しているアドレスであると判定した場合（これを
旧Ｔと呼ぶ）について説明する。本発明におけるキャッ
シュメモリ２が旧Ｔの場合の動作モードには、通常のキ
ャッシュ有効モードとキャッシュデバッグモードの２種
類がある。

まずキャッシュメモリ２がキャッシュ有効モードで１１
１Ｔの場合には、キャッシュメモリ２はバッファ４の出
力をイネーブルとし、読出しデータをデータバス１２へ
出力する。同時にキャッシュメモリ２の応答信号である
旧Ｔ信号を、キャッシュ有効モードでは信号の通過が可
能の状態となっている、ＡＮＤ回路９とＯＲ回路６を介
してｃｐｕ　ｉのＲＤＹ端子に供給する。ＣＰＵ　１は
このＲＤＹ端子からの入力信号に基づきデータバス１２
よりキャッシュメモリ２から出力されたデータを入力し
、ＣＰＵ　１のリードサイクルを終了させる。

またキャッシュメモリ２がキャッシュデパックモードで
１１１Ｔの場合には、キャッシュメモリ２はバッファ４
の出力をイネーブルにはせず、バッファ４の出力をデー
タバス１２へ供給しない。またキャッシュメモリ２の応
答信号である旧Ｔ信号はＡＮＤ回路９の一方の入力へ供
給されるが、ＡＮＤ回路９の他方の入力へ供給されるＤ
ＥＢＬＩＧ信号が０となっているため、ＡＮＤ回路９を
通過した出力信号が得られない。従ってＣＰＵ　１のＲ
ＤＹ端子には応答信号が供給されない。そしてキャッシ
ュメモリ２は人力アドレスがＩＩＩＴしたにもかかわら
ず、主メモリ３に対してＨＥＭ　５ＴＡＲＴ信号を供給
し、主メモリ３にデータの読出しを要求する。主メモリ
３は指定されたアドレスにより読出し動作を開始し、読
出しデータの準備ができるとバッファ５の出力をイネー
ブルとし、読出しデータをデータバス１２へ出力する。

同時にメモリ応答信号であるＨＥＭ　Ｉ？ＤＹ信号をＯ
Ｒ回路６を介してＣＰＵ　１へ供給し、ＣＰＵ　１のリ
ードサイクルを終了させる。この主メモリ３からのデー
タ読出し過程において、主メモリ３は、読出しデータを
直接コンパレータ８の一方の入力へ供給し、キャッシュ
メモリ２も主メモリ３と同一アドレスのデータを読出し
てコンパレータ８の他方の入力へ供給する。コンパレー
タ８は主メモリ３とキャッシュメモリ２よりそれぞれ供
給される、同一アドレスに対する２つのデータを比較し
、その不一致を検出する。もしもキャッシュメモリ２が
ＩＩ　Ｉ　Ｔ信号を、また主メモリ３がＨＥＭ　Ｉ？Ｄ
Ｙ信号を３人力ＡＮＤ回路１０の入力に供給してるとき
に、コンパレータ８が前記２つのデータの不一致を検出
し、この不一致検出信号を３人力ＡＮＤ回路１０の残り
の入力に供給すると、ＡＮＤ回路１０はその出力からバ
スエラー（以下ＢＥＲＲと記す）信号をＣＰＵ　１のＢ
ＥＲＲ端子へ供給する。またこのＢＩＥＲＲ信号はラッ
チ回路７ヘラツチ駆動信号として供給されるので、ラッ
チ回路７はアドレスバス１１よりこの時点のアドレスデ
ータをラッチして、このアドレスデータを保持する。こ
のようにしてＣＰＵ　１がデータ読出しのため指定した
アドレスに対するキャッシュメモリ２の内容と主メモリ
３の内容との不一致が検出され、ＣＰＵ　１に通報され
、且つその時のアドレスデータがラッチ回路７に保持さ
れる。ＣＰＵ　１はソフトウェアによりバスエラー処理
を行う。

第４図は本発明に係るキャッシュメモリの詳細なブロッ
ク図である。図において、７，８，９゜１０は第１図と
同一のものである。また３１〜３８．３８゜３９は第３
図と同一のものである。４１は本発明のキャッシュコン
トロール部で内部に３　ｂｌｔのキャッシュモードレジ
スタ４１１を含んでいる。

第５図は、キャッシュ動作モードを説明する図であり、
キャッシュコントロール部４１が内蔵するキャッシュモ
ードレジスタ４１１の３ビツトｂ２゜ｂ、、ｂｏをデコ
ードして５種の動作モードを作っていることがわかる。

即ちキャッシュモードレジスタ４１１の値が０００”の
ときはキャッシュ無効モード、′００１″のときはキャ
ッシュ有効モード、“０１０″のときはＴＡＧ部のキャ
ッシュ診断モード、”０１１”のときはＤＡＴＡ部のキ
ャッシュ診断モード、′１００°のときはキャッシュデ
バッグモードである。

第４図のキャッシュコントロール部４１は内部のキャッ
シュモードレジスタ４１１にＣＰＵ　１から動作モード
データが設定され、この設定された動作モードに従って
それぞれ次に述べる制御信号を発生する。即ちキャッシ
ュ無効モード又はキャッシュデパックモードにおいて、
キャッシュメモリ２が主メモリ３ヘデータの読出しを要
求するときに、キャッシュコントロール部４１はＨＥＭ
　５ＴＡＲＴ信号を出力し、主メモリ３へ供給する。キ
ャッシュ診断モードにおいて、ＴＡＧ部メセメモリ３１
択するときに、キャッシュコントロール部４１はａｕｐ
ｐ　１信号を出力し、バッファ３４へ供給し、ＤＡＴＡ
部メモサメモリ３２するときにＢＵＦＦ　２信号を出力
し、バッファ３５へ供給する。キャッシュデバッグモー
ドのときに、キャッシュコントロール部４１はＤＥＢＵ
Ｇ信号（０レベルの信号を）を出力し、ＣＰＵ　１へ供
給する。またキャッシュ有効モードのときに、キャッシ
ュコントロール部４１はＨＩＴｏ信号を出力する。この
ＩＩ　Ｉ　Ｔ　ｏ信号はＡＮＤ回路９によりＤＥＢＵＧ
信号との論理積が演算され、ＨＩＴ信号が作られる。こ
の旧Ｔ信号はＯＲ回路６を介してＣＰＵ　１へ供給され
る。第４図のその他の回路の動作は第１図の動作と同一
である。

第６図は本発明に係るデータ不一致発生時の処理フロー
チャートである。第６図のステップＳ１において、ＣＰ
Ｕ　１はソフトウェアを用いキャッシュモードレジスタ
４１１に“１００２のデータを書込むことにより、キャ
ッシュメモリ２の動作をキャッシュデバッグモードにセ
ットする。そしてその後ＣＰＵ　１はプログラムを実行
する。いまステップＳ２において、キャッシュメモリ２
と主メモリ３のデータ不一致が発生したとする。コンパ
レータ８がこのデータ不一致を検出すると、ＢＥＲＲ信
号を出力する。ステップＳ３において、ラッチ回路７は
、上記ＢＥＲＲ信号に基づき、データ不一致の発生した
アドレスデータをラッチする。ステップＳ４において、
コンパレータ８からのＢＥＲＲ（バスエラー）信号をＣ
ＰＵ　１に通知する。このステップＳ３及びＳ４の動作
はハードウェアにより行なわれる。

バスエラー信号が入力されたＣＰ［Ｊ　１はステップＳ
５〜Ｓ１．０のバスエラー処理をソフトウェアにより行
う。まずステップＳ５において、キャッシュモードレジ
スタに０００°のデータを書込み、キャッシュ無効モー
ドにセットする。次にステップＳ６において、データ不
一致の発生したアドレスデータを保持しているラッチ回
路７からアドレスデータを読込み、エラーの発生したア
ドレスを認歳する。ステップＳ７において、このデータ
不一致の発生したアドレスデータを用いて主メモリ３の
データを読込む。ステップＳ８において、キャッシュメ
モリ２の内容を調べるため、キャッシュモードレジスタ
４１１に“０１１＃のデータを書込み、ＤＡＴＡ部のキ
ャッシュ診断モードにセットする。ステップＳ９におい
て、診断モードにより、ｃｐｕ　４．は、キャッシュメ
モリ２内のＤＡＴＡ部メモサメモリ３２不一致の発生し
たアドレスのデータを読込む。ステップＳＩＧにおいて
、ＣＰＵ　１は認識した不一致の発生したアドレス、主
メモリ３のデータ、及びキャッシュメモリ２のデータを
例えば主メモリ３内のエラー情報領域に格納して、バス
エラー処理を終了する。

［発明の効果］ 以上のようにこの発明によれば、キャッシュメモリに格
納されたデータと主メモリに格納されたデータとの不一
致を検出するデバッグ動作モードを設定し、この動作モ
ードにおいて、キャッシュメモリ及び主メモリからそれ
ぞれ同一アドレスについてのデータを読出し、この両デ
ータを比較してデータ不一致を検出したときは、自動的
にデータ不一致の発生したアドレス並びに前記両データ
を検出できるので、人手を要さず短時間で効率的にキャ
ッシュメモリのデパックを行なうことができ、キャッシ
ュメモリを備えたコンピュータ装置のデバッグ作業の効
率向上の効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るＣＰＵ部及びキャッシュメモリ周
辺回路のブロック図、第２図は従来のＣＰＵ部及びキャ
ッシュメモリ周辺回路のブロック図、第３図は従来のキ
ャッシュメモリの詳細なブロック図、第４図は本発明に
係るキャッシュメモリの詳細なブロック図、第５図は本
発明に係るキャッシュ動作モードを説明する図、第６図
は本発明に係るデータ不一致発生時の処理フローチャー
トである。 図において、１はＣＰＵ　、　２はキャッシュメモリ、
３は主メモリ、４．５．３４〜３６はバッファ、６はＯ
Ｒ回路、７はラッチ回路、８．３３はコンパレータ、９
．１０はＡＮＤ回路、１１．３８はアドレスバス、１２
゜３９はデータバス、３１はＴＡＧ部メセメモリ２はＤ
ＡＴＡ部メモリ、３７．４１キヤツシユコントロ一ル部
、３７１　。 ４１１はキャッシュモードレジスタである。 ６０Ｒ回路 第２図 ホ企Ｂ月１；イ累るキャッシュ菫屏乍モードＥ鮎す膚す
る間第５図 中り七明にイ条ろＴ：′９不一致金生吟の憩理フローチ
ャート第６図

Claims (1)

1. 【特許請求の範囲】 キャッシュメモリに格納されたデータの主メモリに格納
   されたデータとの不一致を検出するキャッシュメモリの
   デバッグ装置において、 外部より指定されたデータ読出しアドレスに対して、前
   記キャシュメモリに格納されたデータと主メモリに格納
   されたデータとを同時に読出すデバッグ動作モードを設
   定するデバッグ動作モード設定手段と、 該デバッグ動作モード設定手段による設定により、前記
   指定されたデータ読出しアドレスに対して、キャッシュ
   メモリ及び主メモリから同時に読出された２つのデータ
   を比較し、その不一致を検出するデータ不一致検出手段
   と、 該データ不一致検出手段からの検出信号に基づき、デー
   タ不一致の検出されたときの前記指定されたデータ読出
   しアドレス、並びに該アドレスに対してキャッシュメモ
   リ及び主メモリから読出された２つのデータをそれぞれ
   検出するエラーデータ検出手段とを備えたことを特徴と
   するキャッシュメモリのデバッグ装置。