JPH02275668A - フローティングゲートメモリアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、集積回路化された消去可能プログラム書込可
能ＲＯ！ＩＩ（ＥＰＲＯＮ）アレイと電気的消去可能プ
ログラム書込可能ＲＯに（ＥＥＰＲＯＭ）アレイに関す
るものであし、さらに特定すれば、ソース−ドレイン領
域を含んで成る埋設ビット線を有する構造のＥＰＲＯＭ
　とＥＥＰＲＯＭに関する。

〈従来の技術〉 フローティングゲート、電子雪崩注入、　ＭＯＳ（Ｆｌ
ｏａｔｉｎｇ−ｇａｔｅ、　Ａｖａｌａｎｃｈｅ−ｉｎ
ｊｅｃｔｉｏｎ、　Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ：　ＦＡＭＯＳ）構造に関しては、
ソース−ドレイン領域を含んで埋設され拡散されたビッ
ト線を備えていることがよく知られている。このような
構造は、メモリセルの面積の小形化、接続部の数の逓減
、プレーナ形アレイ形状といった点で他の構造よりも優
れている。

〈発明が解決しようとする問題点〉 しかしながら一方、上述の構造にも、不具合があし、そ
のような不具合いの要素としては、Ｎ十接合の深さと埋
設ビット線上の分離酸化物の厚さとの間の相互依存性、
ビット線上の大きな接合静電容量、ドレイン対フローテ
ィングゲート間の大きな静電容量、それに、シリサイド
加工されていないビット線といったものが挙げられる。

加えて、上記構造では、プログラム書込期間中と消去期
間中のコントロールゲート電圧対フローティングゲート
電圧の結合比の低下を伴うことなくしては、直線的なス
ケール縮小が図れない。

従来技術による埋設トビット線の静電容量は、大きなも
のであるが、その理由は、第一に、埋設ト領域上に成長
した酸化物層の厚みを適切に確保するには、深く埋設さ
れたＮ十接合が必要であし、第二に、多結晶シリコン（
ポリシリコン）層間ノ結合を適切に確保するには、比較
的幅の広いビット線が必要であし、第三に、ビット線分
離層に接合静電容量が存在しているというここである。

従来技術による埋設８４ＦＡＭＯＳデバイスは、ドレイ
ン対フローティングゲート静電容量結合度合いが大きく
、そのことが、プログラム書込中におけるドレイン結合
でのデバイス反転電圧とデバイス破壊電圧との間のマー
ジンの減少に結び付いている。結局は、選択されている
ビットとビット線を分は合うようにして、選択されてい
ないビットにも、プログラム書込電流の一部が流れ込み
、これによりプログラム済みビットのしきい値電圧の変
化量が減少する。

従来技術によるデバイスの埋設ビット線に関しては、シ
リサイド加工できないのが普通である。

何故ならば、埋設Ｎ十接合とこれらの接合を覆う酸化物
分離領域が、ゲート酸化物、フローティングゲート、コ
ントロール乃至プログラム書込ゲート、その他の電界効
果デバイスの形成以前の早い段階の処理で形成されてし
まうからである。これらの要素を形成するための処理の
うち、後の方で現われる幾つかの工程では、９００℃以
上の温度を必要とするが、そのような高温処理を埋設Ｎ
十ビット線のシリサイド加工後に行うのは望ましくない
、シリサイド加工を施さない場合には、ビット線は高抵
抗であし、しかして平行に走る金属導体に対して、空間
消費的な接続部を殆んど各トランジスタセルごとの間隔
で配置する必要がある。公知の従来技術による埋設ビッ
ト線の処理と構造では、居間誘電体層の形成と、コント
ロールゲートに組み合わされたワード線の形成に先がけ
て、シリサイド加工されたビット線の形成が必要であっ
た。

く問題点を解決するための手段〉 従って、　　ＩＣ構造とその構造の製造工程に関しては
、ビット線自体の静電容量とドレイン対フローティング
ゲートの静電容量を減少させ、ビット線上の酸化物層の
厚みに関係なくＮ十接合の深さと形態を最適なものとし
、さらにはフローティングゲート電圧に対するコントロ
ールゲート電圧の結合比がメモリセル寸法の縮小の割に
は然程減少しないようにするというような要請がある。

それに加えて、ビット線に対する要請として、埋設ビッ
ト線上に位置するか、あるいはこれに並行する相互接続
金属導体が現在使用されているが、ビット線にシリサイ
ド加工を施すここで、該金属導体を排除するということ
も挙げられる。

本発明による埋設ビット線の構造は、ビット線自体の静
電容量と、ドレイン対フローティングゲートの静電容量
を減少させるとともに、プログラム書込期間中又は消去
期間中にフローティングゲート電圧に対するコントロー
ルゲート電圧の結合比に悪影響を与えることなしに、メ
モリセル寸法の縮小を可能にする。ビット線の静電容量
は。

ワード線の下方に埋設されたＮ５ＡＧ（Ｎ十自己整合ゲ
ート）でもあるビット線を使用するここで逓減される。

Ｎ５ＡＧビツト線の全縦方向拡散の減少は。

ドレインとフローティングゲート間の静電容量を小さな
ものにする。ビット線にシリサイド加工を施す処理が行
われ、これによりビット線抵抗値を減少させ、ひいては
、必要とする接続部の数を減少させることが可能となし
、並列相互接続導体が不要になる。Ｎ＋接合の深さと形
態は、埋設ビット線上の酸化物層の厚さには無関係であ
る。ビット線分離は、厚い酸化物又はトレンチ分離によ
っている。ビット線は共通アース導体と対をなしていな
い、各セルに必要な面積は、従来技術のセルに必要な面
積よりも小さい、さらに、コントロールゲートとフロー
ティングゲート間の静電容量結合比と、ブローティング
ゲートと基板間の静電容量結合比は、厚いフィールド酸
化物領域上でのコントロールゲートとフローティングゲ
ートの重り部分の関数に従い、それは同様に両者間の絶
縁層の誘電特性と厚みの関数にも従う。

上述の構造と工程で要求されるマスク整合は、他の構造
や工程で要求されるものと比べて厳密さを欠くもので足
りる。

〈実施例〉 第１図に例示されるように、　ＦＡＸＯＳ　）ランジス
タ１では、半導体基板３の表面に複数条の埋設導体２が
存在する。埋設導体２は、Ｎ５ＡＧ（Ｎ＋自己整合ゲー
ト）処理を施して形成され、シリサイド加工の施された
上面領域４を有する。導体２は、′比較的厚い第１の絶
縁酸化物ストリップ５直下に埋設された高濃度ドープ領
域であし、ＦＡＸＯＳ　）ランジスタアレイを通過して
連続的に延在している。

埋設導体２は１条おきにビット線になる。埋設導体２は
、２段重ねの領域６．７によって、飛び飛びに相互分離
されるが、第１図では、Ｐ型チャンネルストップ領域７
を覆って成長しているフィールド酸化物領域６として図
示されている。第５ａ図と第５ｂ図では、Ｐ／Ｎ接合分
離とトレンチ分離がそれぞれの図中のビット線に施され
ている。第１図に戻って、導体２は、各チャンネル領域
Ｃに隣接してＮ＋にドープされたソース−ドレイン領域
ＳＤヲ含ンでいる。各ポリシリコンフローティングゲー
ト８は、ゲート酸化物層９によりチャンネル領域Ｃから
、そしてレベル間誘電体層１１によりコントロールゲー
ト部分１０から、それぞれ分離されている。フローティ
ングゲート８、レベル間絶縁ｆｉ　１＋、コントロール
ケート部１０はフィールド酸化物領域６に乗り上げてセ
ルのソース−ドレイン側面ではない方の側面まで延在し
ている。第３ｂ図−第３ｄ図における図示のように、Ｅ
ＥＰＲＯＭ用のものでは、ゲート酸化物Ｒ９が、消去用
の薄いトンネル領域９ａを備えている。トンネル領域９
ａは多くは１００オングストロームの厚さであし、ゲー
ト酸化物領域の他の部分での３５０〜４００オングスト
ロームに対比すると十分に薄い、シリサイド加工された
ビット＆！２には、Ｎ◆にドープされたソース−ドレイ
ン領域ＳＤが存在する。側壁酸化物スペーサ１２は、フ
ローティングゲート８からシリサイド加工された領域４
を分離するのに使用可能であし、ンースードレイン領域
ＳＤ上方で各フローティングゲート８と各コントロール
ゲート１０の側面に隣接して位置している。ワード線１
３はシリサイド加工のポリシリコンか耐熱金属でもよく
、コントロールゲート１０に接続される。ワード線１３
は導体２に対してほぼ直交している。第２の絶縁酸化物
ストリップ１４は平行するワード線１３間にあって、ゲ
ート８．１０を分断して分離するが、フィールド酸化物
領域６又は第１の絶縁酸化物ストリップ５の上部に存在
する。

フィールド酸化物領域６の上部表面を覆って、フローテ
ィングゲート８、レベル間誘電体層１１゜コントロール
ゲート１０が延在するここで、プログラム書込電圧と消
去電圧のフローティングゲート８に対する結合が改善さ
れる。レベル間誘電体層１１とゲート酸化物層９の寸法
や材質は、コントロールゲート１０に印加されるプログ
ラム書込電圧と消去電圧のフローティングゲート８への
結合をより一層改善するように選択される。公知の事実
として、コントロールゲート１０とフローティングゲー
ト８間の静電容量に関しては、理想的にはプログラム書
込電圧の良好な結合を確保して、ＥＰＲＯＭ用のもので
は、基板３とフローティングゲート８間での電子のトン
ネル現象を発生させるのに、或いはＥＰＲＯＭ用のもの
では、ブローティングゲート８への電子の雪崩注入を発
生させるのに、いずれにせよフローティングゲート８と
他の節点間の静電容量よりも遥かに大きくなければなら
ない、そして、フローティングゲートを有する不揮発性
メモリデバイスのすべてがそうであるように、これらの
静電容量が、ゲート表面やチャンネル表面の相対的寸法
、或いは誘電材質、誘電材質の厚みに応じて変化する。

メモリセルアレイでは、ビット線の静電容量が小さいと
、動作速度が改善されるので、ビット線の静電容量が極
めて小さいことが望ましい、従来技術による埋設導体を
用いたセルでは、ビット線の静電容量が、逆バイアスさ
れたダイオード接合で形成されたデイプリージョン領域
の深さと面積によって決定されるが、かかる逆バイアス
されたダイオードは、本発明でのＮ◆導体２とＰ型にド
ープされた基板３に対応する０本発明のデイバイスにお
けるビット線の静電容量は、従来構成のそれよりも小さ
くなるが、それは、Ｎ＋／Ｐ接合の面積が、ビット線２
を細くし、Ｎ＋／Ｐ接合の深さを浅くすることにより減
少するからである。第１図の実施例に図示されるように
、フィールド酸化物６の上面へのフローティングゲート
８の重畳によし、コントロールゲート１０とフローティ
ングゲート８間の静電容量が増大する。かくてプログラ
ム書込電圧の７０−ティングゲート８への結合が増強さ
れる。加うるにゲート酸化物層９とレベル間誘電体層１
１に対する厚みと誘電率の慎重な選択は、その結合を増
強させるように行われる。一般論として、レベル間誘電
体Ｒ１１の厚みは、ゲート酸化物層９のそれよりも薄く
あるべきであし、さらに結合を改善するには、レベル間
誘電体層１１の誘電率がゲート酸化物層９のそれより大
きくあるべきである。

第１図のデバイスを製造する方法は、第３ａ図〜第３ｄ
図と第４ａ図〜第４ｄ図を参考にして以下に記述される
。出発材料はＰ型シリコンのウニハチアリ、半導体基板
３は、そのウェハの微小部分である。このウェハは直径
６インチであることが多く、第１図に示された部分は、
はんの数ミクロンの幅である。幾つかの工程が実行され
て、アレイに周辺トランジスタが作成されるが、これら
の工程はここでは論述されない０例えば、典型的なメモ
リデバイスは、基板内に作られたＮ井戸とＰ井戸を有す
る電界効果型のものである。これらのＮ井戸やＰ井戸は
、公知ではあるが、電圧しきい値の調整処理を必要とす
る０本発明のセルアレイに係る第１の工程では、公知の
ＬＯＧＯＳあるいは高圧酸化処理を用いて厚いフィール
ド酸化物領域６やチャンネルストップ領域７を作成する
。第２図と第４ａ図を参照すれば明らかなように、領域
６と領域７は第２図で基板３の表面にＰと印されている
部分に作成され、そこにフィールド酸化物６が成長させ
られる。　ＬＯＧＯＳあるいは高圧酸化工程の一部分と
して、基板３中で酸化物／窒化物層１５で覆われていな
い暗所には、第４ａ図に示されるように、硼素不純物１
６の注入が施される。その後、基板３は、公知の処理を
受けて、第４ｂ図に示されるように、領域６．７を作成
すべく酸化雰囲気に晒される。

第３ａ図に示されるように２本発明のセルアレイに係る
次の工程では３、厚さ約３５０オングストロームのゲー
ト酸化物層９が作成されるが、この場合、従来のゲート
酸化処理により常圧下で基板３の表面を酸素と塩酸ガス
に晒し、次いで約５０公約９５０℃の温度に晒す、トン
ネル領域９ａに関しては、パターン形成して、ゲート酸
化物層９をエツチング処理し、さらに必要に応じて再成
長酸化を施すことによって作成される。

次いで、第１の導電性、すなわちポリシリコンフローテ
ィングゲート８の層が、第３ａ図にも示されるように、
表面上に形成される。この第１の導電性、すなわちフロ
ーティングゲート８の層は、約３０００オングストロー
ムの厚さでＮ÷にドープされる。

再度第３ａ図を参照すると明らかなように、レベル間誘
電体層１１は、従来の処理技術によれば、酸化シリコン
、酸化物−窒化物一酸化物、酸化アルミニウム、窒化ア
ルミニウム、５酸化タンタル、で作成される。レベル間
誘電体層１１の誘電率は、可能な限り大きくあるべきで
あし、その厚みは、可能な限り薄くあるべきであし、さ
すれば、ワードｍ対−ｙローティングゲートの静電容量
的結合比、絶縁破壊電圧及び誘電電荷漏洩基準に対する
ＥＦＲＯＭ要求事項とＥＥＦＲＯＭ要求事項に矛盾しな
い。

次いで、第２の導電性、すなわちポリシリコンコントロ
ールゲート１０の層は、第３ａ図にも示されるように、
従来の処理技術を用いて表面に形成される。第２の導電
性、すなわちコントロールゲー）１０の層も約３０００
オングストロームの厚さであし、Ｎ十にドープされる。

酸化物あるいは酸化物−窒化物保護層１５は、第３ａ図
に示されるように、従来の処理技術を用いて表面上に形
成される。

さて第３ｂ図を参照すると明らかなように、やがてコン
トロールゲート１０とフローティングゲート８になるス
トリップは、保護層１７の表面にパターンを形成して、
保護層１７、コントロールゲー）１０の層、レベル間誘
電体層１１、フローティングゲート８の層を貫く一括エ
ッチング処理によって作成される。酸化物が、やがて、
ストリップ（１０，１１，８）の側面に成長するが、こ
れはフローティングゲート８でのデータ保持性を改良す
べく、コントロールゲート１０とフローティングゲート
８にまで延びる。

第３ｂ図に図示されるように、導体２が、ひ素打ち込み
により形成されて、プログラム書込み側での急勾配の接
合を生成し、さら、に導体２がひ素とリンの二重打ち込
みにより読取り側での漸進的勾配の接合を生成し、これ
らは基板３の表面内に、各別に領域Ｎ＋とンースードレ
イン領域ＳＤで示されている。打ち込み後は、適切な温
度で標準的な打ち込み焼鈍が行なわれる。ひ素／りん打
ち込みにより漸進的勾配の接合が具備されるが、この接
合によりホットエレクトロンによる読取り擾乱が回避さ
れ、同時にプログラム書込み時の書込み擾乱も抑圧され
る。

第３ｂ図に示される別のものでは、その後、ストリップ
の側面上に側壁酸化物領域１２が形成され。

これがやがてコントロールゲート１０とフローティング
ゲート８を完成させるが、そこでは公知の処理技術、例
えば１９８６年１月２８日に発行され、テキサスインス
ツルメンツ社に譲渡された米国特許第４．５６６．１７
５に記載されたものなどが採用される。

代替的には、低濃度にドープされた（一般にはＬＤＤと
称される）接合断面形態が読取り側に形成されてもよく
、これによし、ひ素／りん打ち込みを行い、従来技術の
構造で側壁酸化物領域１２が形成された後に焼鈍を行っ
て、読取／書込擾乱が回避される。接合が低濃度ドープ
であれ、二重拡散であれ、読取り擾乱を避けるには、ト
ンネル領域９ａが完全に接合領域を下地にしていなけれ
ばならない。

導体２は、次いで公知の処理技術によってシリサイド加
工されて、シリサイド領域４が形成される。このような
シリサイド加工工程は、従来技術でよく知られている。

９００℃以上の温度を必要としないように、後続の工程
を選択することが望ましく、これにより接合領域２から
シリサイド領域４へのドープ剤の拡散が防止され、さら
には接合スパイキングの発生も避けられる。

さて第３ｃ図を参照すると明らかなように、この構造は
、９００℃乃至それ以下の温度を必要とする処理の採用
で、プレーナに製作されている。このような処理の一つ
は、この構造を覆って厚い酸化物を被着させ、さらにレ
ジストによるエッチバッり処理を用いて酸化物のより高
くなった箇所を除去するここである。このエツチング処
理は、ストリップの上部表面から保護層１７を取り除き
、これによりストリップがコントロールゲート１０とフ
ローティングゲート８になる。この工程の結果として、
ビット線２が第１の絶縁酸化物ストップ５の下髪こ埋設
される。

今度は第３ｄ図と第４ｄ図を参照すると明らかなように
、第３の導電性、すなわちワード線１３用ボＩＪシリコ
ン層が、その構造物の表面に形成され、Ｎ÷にドープさ
れる。第３の導電性、すなわちワード゛線１３用ポリシ
リコン層には、導電性を向上させるべくシリサイド加工
が施される。ワード１ｉ１１３の層は１層状の耐熱金属
かポリシリコンで形成される。代替方法として、ワード
線１３の層は、タングステンのような耐熱金属あるいは
シリサイド加工Ｓれたタングステンかタンタルのような
耐熱シ１ノサイドでも形成される。ワード線１３はノ々
ターン形成され、−括エッチング処理が、ワード線１３
の層、コントロールゲート１０のストリップ、レベル間
誘電体層１１、そして７０−ティングゲート８のストリ
ップを貫いて行なわれるが、これは第１図、第３ｄ図、
第４ｄ図に示されるように、ワード線１３、コントロー
ルケート１０、フローティングケート８を形成するため
の処理である。この工程で選択使用された汎用のプラズ
マエツチング技術では、第１の酸化物絶縁ストリップ５
の比較的微小な部分と側壁酸化物領域１２を取り除くの
に、酸化物よりもポリシリコンの方が早くエツチングさ
れる筈である。酸化物コーティングが再度コントロール
ゲート１０とフローティングゲート８の側壁上に形成さ
れて、フローティングゲート８におけるデータ保持能力
が高められている。第４ｄ図に示されるように、この構
造物は、酸化物を被着し、さらに第２の絶縁酸化物スト
リップ１４の形成時にすでに用いた処理と類似のレジス
トエッチバック処理を用いてプレーナに製作される。

次いで、その構造物の上面が最終の酸化物層で覆われ、
再度、ブレーナに製作され、さらに適切な箇所にエツチ
ング処理が施され、これによし、金属層の被着で形成さ
れた金属導体との接続部が生成され、それからここにバ
タン形成が行われ、金属層にエツチング処理が施される
。

第２の絶縁酸化物ストリップ１４は、厚いフィールド酸
化物領域６を乗りこえる個所で不連続となるが、この場
合、不連続の形態は、エレメントの相対的な高さや使用
される処理によって影響を受ける。

Ｌ述の処理は、第１図の構造に関連するものである。第
５ａ図と第５ｂ図の構造は類似しているが、領域６がフ
ィールド酸化物で形成されたのではなく、従ってこれら
フィールド酸化物領域の形成工程を含んでいない点が異
っている。その代し、エツチング処理工程がゲート層の
形成後に行なわれる。エツチング処理された空間は、第
５ａ図に示されるように、基板表面のところまでしか延
在しないようにすることも、第５ｂ図に示されるように
、基板中にトレンチを形成して延在するようにすること
もある。チャンネルストップ領域７は、エツチング処理
の施された空間内に打ち込みされ、この空間は酸化６に
よって充填される。

本発明は図示された実施例に関連して記述されたが、こ
の記述は限定された意味に抱束されるものではない、こ
の記述を基にして、図示された実施例の様々な変形や本
発明の他の実施例も、当該技術に精通する者には、明白
なここである０頭記の特許請求の範囲は、本発明の要旨
の範囲内に入るいかなる変形も実施例も包含することを
期待するものである。

本発明の要約を以下に述べる。

接続部なしの７０一テイングゲート不揮発性メモリセル
アレイｌと、比較的厚い酸化シリコン５の下方に埋めら
れたシリサイド加工されたＮ５ＡＧビット＠２．４とソ
ース／ドレイン領域ＳＤを有する構造。

シリサイド加工されたビット線２．４は、比較的低い抵
抗値を有し、これにより多数のビット線接続部を備えた
並列金属導体を必要としなくなる。アレイ１は比較的小
さなビット線静電容量を有し、比較的小さな寸法の構造
となしうる。ワード線１３間やシリサイド加Ｔされたビ
ット線２．４間の分離は、厚いフィールド酸化物やＰ／
Ｎ接合あるいはトレンチ分離による。ワード線１３はシ
リサイド加工された多結晶質あるいは低抵抗値を有する
他の材料で形成される。フローティングゲート８に対す
るプログラム書込電圧と消去電圧の結合は、厚いフィー
ルド酸化物を覆ってゲート８．１０が延在するここで改
良されるが、さらにコントロールゲート１０とフローテ
ィングゲート８間に比較的高い誘電率を有する絶縁材を
用いることによっても改善されよう、その結果として得
られるのは、プログラム可能メモリセル高密度交叉形ア
レイ構造である。

くその他の開示番項〉 本発明に関連して以下の各項を特徴する特許請求の範囲
に記載されたメモリセル（１）に関して、 （１）該半導体基板（３）の下地材料の伝導性の形と同
一のものであるチャンネルスト−／プ領域（７）を包含
し、該チャンネルストップ領域は該酸化物領域（６）の
下にある。

（２）該酸化物領域（６）は厚いフィールド酸化物領域
である。

（３）該酸化物領域（６）は該半導体基板（３）に延展
する生成酸化物である。

（４）該酸化物領域（８）は該半導体基板（３）の中へ
延展する生成酸化物である。

（５）第２絶縁酸化物ストリツプ（１４）は該ワード線
間の該面上にあし、該第１絶縁酸化物スリツプ（４）の
一部と該酸化物領域（６）を覆っているが、この第２絶
縁酸化物ストリツプ（１４）も包含される。

（６）該半導体基板（３）はシリコンであし、該第１伝
導体の形はＰ型で、第２伝導体の形はＮ型である。

（７）　Ｍフローティン）ｊケート（８）と該コントロ
ールゲー）　（１０）はドープされた多結晶シリコン層
である。

（８）該ワード線（１３）はドープされた多結晶シリコ
ンを包含する。

（９）該レベル間誘電体層（１１）に結合する容量が該
ゲート酸化物層（９）に結合する容量よりも大きい。

（１０）該レベル間誘電体層（１１）が酸化物シリコン
を包含する。

（１１）該コントロールケート（１０）と該フローティ
ングゲート（８）に隣接する側壁酸化物スペーサ（１２
）を包含する。

（１２）該チャンネル領域（Ｃ）に隣接する該ソース−
ドレイン領域（ＳＯ）の少なくとも１つは漸進的不純物
領域（９ａ）を持つ。

（１３）該ゲート酸化物層（９）はトンネル領域（８ａ
）を包含する。

（１４）該下部埋設チャンネルストップ領域（７）は硼
素によってドープされている。

（１５）該フローティングゲート（８）の両側には、デ
ータ保持の改善を目的として成長酸化物を持つ。

【図面の簡単な説明】

第１図は、本発明による交叉形ＦＡＸＯＳアレイの部分
的断面を含む斜視図である。中央にある２面の断面は、
一実施例のトランジスタのゲートを貫通して画かれた立
面図である。外側の２面は、これらのゲート間の領域を
貫通して画かれた立面図である。 第２図は、本発明のデバイスの上面図である。 第３ａ図〜第３ｄ図は、第２図のデバイスの指示される
断面についての立面図であし、第１図の右内側の断面に
ついての製造中の複数工程における立面図でもある。 第４ａ図〜第４ｄ図は、第２図のデバイスの指示される
断面についての立面図と第１図の左内側断面についての
製造中の複数工程における立面図である。 第５ａ図と第５ｂ図は、本発明による交叉形ＦＡＸＯＳ
アレイの一部を他の実施例の断面図と斜視図である。２
つの中央断面は、一実施例のトランジスタゲートを貫通
して画かれた立面図である。２つの外側の断面は、これ
ら２つのゲート間の領域を貫通して画かれた立面図であ
る。 ＳＤ、、、、、ソース−ドレイ ン領域

Claims (1)

1. 【特許請求の範囲】 半導体基板３の面上に形成されたソース−ドレイン領域
   ＳＤを有する複数条の導体２であって、該導体２の各々
   は、該半導体基板３の下地材料の第１の導電形とは反対
   の形の第２の導電形の高濃度ドープ領域であり、該導体
   ２の各々は、該面上の比較的厚い第１の絶縁酸化物スト
   リップ５の下に埋設され、該ソース−ドレイン領域ＳＤ
   の各々は、チャンネル領域Ｃによって該面上の少くとも
   もう１つのソース−ドレイン領域ＳＤから隔離されてい
   るものと、 半導体基板３の一面であって、各対の導体２間で、かつ
   各対のチャンネル領域Ｃ間に存在する酸化物領域６と、 チャンネル領域ＳＤの各々を覆い、ゲート酸化物層４に
   よって該面上の該チャンネル領域から分離されていて、
   そこで各別の隣接する厚いフィールド酸化物領域６の一
   部を覆って延在し、それの延在方向が該導体２の方向に
   対して概ね直交しているフローティングゲート８と、 フローティングゲート８を覆い、該面上に沿って延在し
   、レベル間誘電体層１１によって該フローティングゲー
   ト８から分離されているコントロールゲート１０と、 コントロールゲート１０に接触し、該コントロールゲー
   ト１０と第１の絶縁酸化物ストリップ６とを覆い、該導
   体２の方向に対して概ね直角する方向に延在する複数の
   ワード線１３とから成り、ここで複数条の導体２の各々
   が、シリサイド加工領域４を含んでいることを特徴とす
   るフローティングゲートメモリアレイ。