JPH02276094A - 増幅回路 - Google Patents
増幅回路Info
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- JPH02276094A JPH02276094A JP2008254A JP825490A JPH02276094A JP H02276094 A JPH02276094 A JP H02276094A JP 2008254 A JP2008254 A JP 2008254A JP 825490 A JP825490 A JP 825490A JP H02276094 A JPH02276094 A JP H02276094A
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- memory device
- sense amplifier
- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はメモリ装置すなわちメモリセルが集積化された
半導体集積回路に係り、特にメモリセルから読み出され
た微小な電位差を有する一対の相補信号を高速かつ大き
な増幅率で増幅するセンスアンプ回路技術に関する。
半導体集積回路に係り、特にメモリセルから読み出され
た微小な電位差を有する一対の相補信号を高速かつ大き
な増幅率で増幅するセンスアンプ回路技術に関する。
メモリセルからの読み出し信号を増幅するための従来の
センス回路の一例としては、特開昭５２−８７３４号は
第３図に記載のように、相補対入力信号ｄ、ｄがセンス
アンプ回路の２つの駆動ＭＯＳトランジスタＱ １３１
Ｑ１４のゲートおよびトレインにたすきがけに接続さ
れており、上記２つの駆動ＭＯＳ Ｑｌｓ、 Ｑ１４の
ドレインが、それぞれ相補対出力信号り、Ｄとなってい
る。 また、米国特許筒４ 、３３５ 、４４−９号は第４図
に記載のように、２つの負荷ＭＯＳトランジスタＱｘＩ
＋Ｑｘ□をたすきかけに接続し、駆動トランジスタＱ
２３ 、 Ｑ ｘ ＜にバイポーラトランジスタを用い
、２つの駆動バイポーラトランジスタＱ ２３ ＋ Ｑ
ｘ ＜のベースに、相補的対入力信号ｄ、ｄが接続さ
れる。 ［発明が解決しようとする課題］ 上記特開昭５２−８７３４号（第３図参照）は、相補対
入力信号ｄ、ｄが、センスアンプ回路中の駆動ＭＯＳ
Ｑｌｓ、Ｑ１４のゲートとドレインの両方に接続されて
おり、かつ入力信号線ｄ、ｄと出力信号線り、Ｄとが直
接接続されているため、出力信号線り、Ｄの負荷容量が
非常に大きい場合には、高速で増幅できないと言う欠点
と、正帰還動作のために、相補対入力および出力信号の
反転が遅いと言う欠点を有することが本願発明者の検討
により明らかとされた。 また、上記米国特許４，３３５，４４９号（第４図参照
）は、バイポーラトランジスタＱ ２３１ Ｑ２４を用
いて、出力信号線の負荷容量を駆動しているが、相補対
入力信号ｄ、ｄの電位差が小さい場合は、この入力電位
差に応答したバイポーラトランジスタＱ ２３１ Ｑ１
４の動作電流がたすきかけ接続された負荷ＭＯＳトラン
ジスタＱ ２１１ Ｑ ｘ ｚに流れている正帰還保持
電流に対して弱く微小な入力信号に応答してバイポーラ
トランジスタＱ ｘ ａ ＋ Ｑ ２ ＜と負荷ＭＯ８
Ｉ−ランジスタＱ２□、Ｑ８．とが反転できず、微小な
入力信号に対する高速センス動作が困難であると言う欠
点を有することも本願発明者の検討により明らかとされ
た。 従って、本発明の目的は上述の従来技術の欠点を克服し
、高速動作可能なセンスアンプ回路を提供することにあ
る。
センス回路の一例としては、特開昭５２−８７３４号は
第３図に記載のように、相補対入力信号ｄ、ｄがセンス
アンプ回路の２つの駆動ＭＯＳトランジスタＱ １３１
Ｑ１４のゲートおよびトレインにたすきがけに接続さ
れており、上記２つの駆動ＭＯＳ Ｑｌｓ、 Ｑ１４の
ドレインが、それぞれ相補対出力信号り、Ｄとなってい
る。 また、米国特許筒４ 、３３５ 、４４−９号は第４図
に記載のように、２つの負荷ＭＯＳトランジスタＱｘＩ
＋Ｑｘ□をたすきかけに接続し、駆動トランジスタＱ
２３ 、 Ｑ ｘ ＜にバイポーラトランジスタを用い
、２つの駆動バイポーラトランジスタＱ ２３ ＋ Ｑ
ｘ ＜のベースに、相補的対入力信号ｄ、ｄが接続さ
れる。 ［発明が解決しようとする課題］ 上記特開昭５２−８７３４号（第３図参照）は、相補対
入力信号ｄ、ｄが、センスアンプ回路中の駆動ＭＯＳ
Ｑｌｓ、Ｑ１４のゲートとドレインの両方に接続されて
おり、かつ入力信号線ｄ、ｄと出力信号線り、Ｄとが直
接接続されているため、出力信号線り、Ｄの負荷容量が
非常に大きい場合には、高速で増幅できないと言う欠点
と、正帰還動作のために、相補対入力および出力信号の
反転が遅いと言う欠点を有することが本願発明者の検討
により明らかとされた。 また、上記米国特許４，３３５，４４９号（第４図参照
）は、バイポーラトランジスタＱ ２３１ Ｑ２４を用
いて、出力信号線の負荷容量を駆動しているが、相補対
入力信号ｄ、ｄの電位差が小さい場合は、この入力電位
差に応答したバイポーラトランジスタＱ ２３１ Ｑ１
４の動作電流がたすきかけ接続された負荷ＭＯＳトラン
ジスタＱ ２１１ Ｑ ｘ ｚに流れている正帰還保持
電流に対して弱く微小な入力信号に応答してバイポーラ
トランジスタＱ ｘ ａ ＋ Ｑ ２ ＜と負荷ＭＯ８
Ｉ−ランジスタＱ２□、Ｑ８．とが反転できず、微小な
入力信号に対する高速センス動作が困難であると言う欠
点を有することも本願発明者の検討により明らかとされ
た。 従って、本発明の目的は上述の従来技術の欠点を克服し
、高速動作可能なセンスアンプ回路を提供することにあ
る。
【課題を解決するための手段１
上記したように、メモリセルから読み出された微小な入
力信号に対する高速センス動作を可能とするため、ゲー
トとドレインとがクロスカップル接続された負荷ＭＯＳ
トランジスタに接続された一対のトランジスタの相補出
力間に第１スイッチング手段を接続し、上記読み出し信
号に応答して上記一対のトランジスタが反転する際この
第１スイッチング手段を第１制御信号により導通せしめ
、しかる後上記第１スイッチング手段を非導通状態に制
御させるものである。 一方、上述したように、負荷容量が非常に大きいセンス
アンプの出力信号線を高速に駆動するため、プリアンプ
はその入力信号線とその出力信号線とが直結された回路
形式を有してなり、メモリセルからの信号読み出しを開
始するためプリアンプとセンス増幅器とを活性状態に制
御して、メモリセルから読み出された相補信号をプリア
ンプで増幅し、このプリアンプの相補増幅出力信号をさ
らに後段のセンスアンプで増幅し、このセンスアンプの
相補出力信号によってセンスアンプの出力信号線の重負
荷容量を駆動する如き多段増幅回路構成とするとともに
、後段のセンスアンプの増幅動作がほぼ終了した時点（
メモリセルからの信号読み出し開始から所定時間経過後
）で前段のプリアンプを非活性状態に制御し、後段のセ
ンス増幅器を活性状態に維持するものである。 ［作用］ 第１制御信号により第１スイッチング手段が導通状態と
なると、クロスカップル接続された負荷ＭＯＳＩーラン
ジスタの正帰還保持動作が解消されるので、微小な入力
信号に応答して一対のトランジスタは高速の反転動作を
することが可能となる。 一方、後段のセンスアンプの増幅動作がほぼ終了した時
点で前段のプリアンプが非活性状態に制御されるので、
プリアンプの相補入出力すなわちセンスアンプの相補入
力の電位差が必要量以上に拡大されることが無くなり、
次の反転読み出しを高速に実行することが可能となる。 また、プリアンプが非活性状態に制御されても、メモリ
セルから読み出された信号は非活性状態のプリアンプの
入力信号線と出力信号線との間の直結径路を介して活性
状態に制御されたセンス増幅器の入力に伝達され増幅さ
れるので、センス増幅器の増幅出力の消失を回避するこ
とができる。 【実施例】 以下、本発明の一実施例を第１図により説明する。Ｑ．
、Ｑ２，Ｑ６，Ｑ．はｐチャネルＭＯＳトランジスタ（
以下ｐＭＯＳと称する） 、Ｑ．、Ｑ４。 Ｑ５，Ｑ？，Ｑ−はｎチャネルＭＯＳＩ−ランジスタ（
以下ｎ Ｍ Ｏ Ｓと称する）であり、ｄ，ｄは本実施
例のセンス回路に入力する一対の相補信号でありメモリ
セルからの相補読出信号が伝達され。 Ｄ，Ｄは本センス回路から出力する一対の相補信号、φ
１，φ１，φ２，φ２は、それぞれトランジスタＱ６，
Ｑ７，Ｑ．．Ｑ．を駆動するパルス信号、Ｎ Ｍ Ｏ
Ｓ Ｑ ｓのゲート端子に印加されるＳＡＣは本センス
アンプの活性化信号であり、これらの信号のタイミング
は第２図に示すが、特に、Ｐ Ｍ Ｏ Ｓ Ｑ １，Ｑ
２はクロスカップル接続された負荷ＭＯＳ，ＮＭＯＳ
Ｑｓ，Ｑ４は差動トランジスタ、Ｐ Ｍ Ｏ Ｓ Ｑ
ａとＮＭＯＳＱｏとは第１スイッチング手段として動作
し、パルス信号φ８．φ２は第１制御信号である。 尚、差動トランジスタＱ３．Ｑ４はｎｐｎバイポーラト
ランジスタによって置換されることも可能である。又、
トランジスタＱ６．Ｑ７はどちらか一方のみでもよく、
トランジスタＱ、、Ｑ、についてもどちらか一方のみで
動作可である。 ｄ、ｄはスタテック型メモリセルから読み出される微小
電位差を有するセンスアンプの一対の相補入力信号で、
信号遷移期間中にパルス信号φ１゜φ、により相補入力
信号電位差縮小用ＭＯＳトランジスタＱ６．Ｑ、が導通
され、ｄ、ｄが同電位とされ、反転読み出しが高速化さ
れる。続いて、パルス信号φ２．φ２により相補出力信
号電位差縮小用ＭＯＳトランジスタＱ、、Ｑ、が導通さ
れ、補相出力信号り、Ｄが同電位にされるともに、クロ
スカップル接続された負荷ＭＯ８Ｉ−ランジスタＱｔ＋
Ｑ、の正帰還保持動作が弱められるので、反転読出しが
高速化される。次に、一対の相補信号がメモリセルより
ｄ、ｄに読み出されはじめるのと同時に、Ｑ６．Ｑ？が
非導通とされ、ｄ、ｄ間の電位差が広がる。続いて、Ｑ
６．Ｑ９も非導通とされる。 今、第２図のタイミング図の時間軸において、時刻ｔ、
からｔ、へ遷移した時点を考える。このとき、ｄの電位
は下降し、ｄの電位は上昇するが。 ノードＮ１とＮ２はまだ同電位である。したがって、Ｑ
、のドレイン電流は減少し、Ｑ、のドレイン電流は増加
し、その後ノードＮ１の電位は上昇しノードＮ２の電位
は下降し始める。このため、Ｑｌのドレイン電流が増加
しＱ、のトレイン電流が減少し、さらにノードＮｌの電
位が上昇しノードＮｘの電位が下降する。これがさらに
、Ｑｌのドレイン電流を増加させＱ２のトレイン電流を
減少させ、ノードＮＩの電位を上昇させノードＮ２の電
位を下降させる方向に働く。すなわち、本センスアンプ
のノードＮ、、Ｎ、には正帰還が働き、急速に電位差を
広げる効果があり、きわめて高速のセンスアンプを実現
することができる。 すなわち、相補入力信号ｄ、ｄに差動トランジスタＱ３
．Ｑ、が応答するとともに、負荷ＭＯ５Ｉ−ランジスタ
Ｑ、、Ｑ２がこの差動トランジスタＱ。 Ｑ、に応答するため、負荷容量の大きい相補出力補出力
り、Ｄを高速で充電もしくは放電することができる。 本センスアンプにおいて、Ｑ６．Ｑ７．Ｑ８．Ｑ。 はきわめて重要な役割を果たしている。すなわち相補入
力信号ｄ、ｄ問および相補出力信号り、Ｄ間を、信号遷
移期間中に短絡し、信号遷移を速やかに行なわせる働き
をしている。Ｑ ｓ ＋ Ｑ ７１ Ｑ ａ ｒＱ９を
用いない場合のｄ、ｄおよびり、Ｄのタイミングを第２
図に破線で示している。このとき、負荷ＭＯ８トランジ
スタＱ、、Ｑ、の正帰還回路の作用により相補出力信号
り、Ｄの遷移が妨げられ、相補入力信号電位差が大きく
なる時刻ｔ、に至ってやっとり、Ｄの遷移が生じる。す
なわち、センス速度が大幅に遅くなる。あるいは、相補
入力信号ｄ、ｄの最大電位差が小さい場合は、相補出力
信号り、Ｄの遷移が生じない、すなわち正しいデータが
読みだされない場合が生じ得る。 以」二のように、本実施例によれば、微小な電位差をも
つ一対の相補入力信号を、きわめて高速かつ大きな増幅
率で増幅する効果がある。 本発明の他の実施例を第５図に示す。第５図の実施例は
、第一の実施例（第１図）において、ｐ、Ｍｏ２とｎ
Ｍ ＯＳの役割が入れ替わった構成となっており、第１
図と同様にきわめて高速かつ大増幅率で増幅する効果が
ある。 本実施例においてもＭＯ８Ｉ−ランジスタＱ ３６と０
３７はどちらか一方でもよく、Ｑ ３ｇとＱ ３９のど
ちらか一方でも所望の動作が可能である。 第６図もまた、本発明の他の実施例である。第６図は、
第１図の回路を２段縦続接続した構成になっており、２
段縦続接続することにより増幅率をさらに大きくでき、
相補出力信号り、Ｄの電位差を電源電圧いっばいまで広
げることができる。 また、第６図の回路では２段目センスアンプ部のトラン
ジスタＱ４６〜Ｑ ｓｏのサイズを大きくして、負荷駆
動能力を強力化し、Ｄ、Ｄに大きな負荷容量が接続され
る場合、この負荷容量を高速に駆動することができる。 第７図も本発明の他の実施例である。第７図の回路は、
従来からよく知られたＮＭＯ８差動Ｑ、３゜Ｑ ４４．
Ｑ４３ 、 Ｑ４４’ およびＰＭＯＳカレントミ
ラーＱ４工＋ Ｑ４２＋ Ｑ４Ｌ’ ＋ Ｑ４２′ か
らなるセンスアンプを初段とし、第１図の回路を２段目
のセンスアンプとして縦続接続した構成となっている。 本発明は、相補出力り、Ｄを出力するところのいわゆる
ダブル・エンドセンス増幅器に関係するものである。カ
レントミラー負荷を使用する場合は、相補出力を得るた
めには二つのカレントミー負荷回路が必要である。第７
図の第１段目のカレントミラー負荷回路型センスアンプ
は高速であるものの、第７図の第２段のクロスカップル
接続負荷回路型センスアンプはどは高速では無い。また
、第２段目のトランジスタ数が５であるのに対して第１
段目のトランジスタ数が９であると言う欠点がある。 しかし、第７図においては第１段目にカレントミラー負
荷回路型センスアンプを用いることによって、下記の如
き利点を生じるものである。 すなわち、メモリ装置を高速とするためには、メモリ装
置のワード線選択のためのワード線駆動信号の印加の時
点からセンスアンプからの出力までの時点までの遅延Ｔ
Ｄを小さくすることが重要である。一方、上記のワード
線駆動信号の印加の時点からＭＯＳトランジスタＱ５１
１ Ｑ５□１Ｑ５３１Ｑ ５４１ Ｑ ５５ｒ Ｑ Ｓ
６の非導通による相補信号線間の電位差縮小動作終了
までの時点までの遅延ＴＥが存在する。 第２１図の横軸は後者の遅延ＴＥを示し、その縦軸は前
者の遅延Ｔｏを示し、第２１図中で実線は第７図の実施
例の特性を示し、破線は第６図の実施例の特性を示して
いる。 いずれの特性においても、ワード線駆動信号の印加の時
点から相補信号線間の電位差縮小動作終了までの時点ま
での遅延ＴＥが短すぎると、センスアンプ中の差動トラ
ンジスタもしくは負荷トランジスタの対となっているト
ランジスタのしきい値電圧などの電気的特性差によって
、センスアンプの第１段目の相補入力信号の振幅が微小
である＝１５− 間に、センスアンプの第１段目の差動トランジスタの相
補出力から誤情報が一時的に出力されてしまい、第１段
目の差動トランジスタの相補出力から正しい情報を得る
ために遅れが生じることとなる。この遅れが、上記ワー
ド線駆動信号の印加の時点からセンスアンプからの出力
までの時点までの遅延ＴＤを支配的に決定することとな
る。 第６図の実施例のセンスアンプの第１段目の正帰還負荷
の増幅率が大きいため、この第１段目の出力から大きな
振幅で誤情報が出力されることになる。一方、第７図の
実施例のセンスアンプの第１段目のカレントミラー負荷
の増幅率は第６図の正帰還負荷の増幅率と比較して小さ
いので、第７図の実施例のセンスアンプの第１段目の出
力から生じる誤情報の振幅は小さなものとなり、第７図
の遅延ＴＤは小さなものとなる。 以上のように第６図の実施例と比較して第７図の実施例
は負荷回路の増幅率が小さいので、上記の電位差縮小動
作終了に関係する遅延Ｔ８が短くなっても、上記のセン
スアンプ出力に関係する遅延ＴＤはそれほど大きくなる
ことは無い。 従って、第７図の実施例によれば、電位差縮小動作終了
に関係する遅延Ｔ８の最小値は第６図の実施例と比較し
て１．３ｎＳ小さくすることが可能となって、この遅延
時間Ｔつに関するタイミング・マージンを大きくするこ
とができる。 第８図も本発明の他の実施例である。第８図の回路は、
接地電圧の如き固定電圧がゲートに印加されたＰ Ｍ
ＯＳ Ｑ ＜ １． Ｑ ４□を負荷とする差動アンプ
を初段とし、第１図の回路を２段目センスアンプとして
縦続接続した構成となっている。 第７図、第８図の構成においても、２段目の正帰還型セ
ンスアンプにより、データバスＤ、Ｄの大きな負荷容量
を高速で駆動することができる。 第９図の回路は、公知のセンス回路であり、カレントミ
ラー型アンプを２ヶ並列接続したアンプを２段縦接続し
た構成となっている。 第１０図は、本発明の一実施例である第６図のセンス回
路と従来例である第９図のセンス回路の遅延時間をセン
スアンプ平均電流に対して示したグラフである。第１０
図より、本発明の一実施例である第６図のセンス回路は
、従来例である第９図のセンス回路に比べて２倍以上の
高速性を有することが明らかである。 第１１図は本発明のもう一つの実施例であり、スタテッ
ク型ランダムアクセスメモリ（ＳＲＡＭ）を構成する。 第１１図においてＳＲＡＭセルからの読出し信号を増幅
するためのＳＡとして第６図のセンスアンプ回路が使用
され、ＭＡとしては第１図のセンスアンプ回路にトライ
ステート出力コントロール用２閘ＯＳトランジスタＱ７
１１０７２を′付加したメインアンプ回路である。 第１２図は本願発明者等によって出願前に検討された集
積回路の一例であるが、第１１図の実施例は第１２図に
比べてトランジスタ数が大幅に低減しており、消費電流
およびレイアウト面積がほぼ半分となっている。 その」二、第１１図の回路を用いると大幅に高速化が可
能となり、メモリセル情報がＤ ｏｕｔに到達するまで
の時間が、第１２図の回路を用いた場合の約半分にまで
減少することが、回路解析により確認されている。 これは第］−２図の回路においては負荷ＰＭＯＳトラン
ジスタがカレン１−ミラー接続されているため負荷ＭＯ
８の利得が小さいのに対して、第１１図の回路において
は負荷ＰＭＯ８）−ランジスタが正帰還クロスカップル
接続されているため負荷ＭＯ８の利得が大きいことに起
因している。 第１３図は、第１１図のセンス回路をＩＭビットＳＲＡ
Ｍに適用した際の回路解析による動作波形を示す。第１
３図において、コモンデータ線ｄ、ｄの微小な電位差が
、初段および２段目のセンスアンプ（第１１図のＳＡ、
）で高速に増幅され、ＣＭＯＳレベルの信号Ｓ２，８２
が得られる。信号Ｓ２．Ｓ２は大きな配線容量を有する
データバスを伝播した後、メインアンプ（第１．１図の
ＭＡ）の入力端においてなまった波形（第１３図り、Ｄ
）となるが、Ｄ、Ｄに微小電位差が生じるやいなやメイ
ンアンプで増幅することにより高速なメインアンプ出力
信号Ｄｉ、Ｄｉが得られ、インバータＩＮＶＩ、ＩＮＶ
２を経て出力１ヘランジスタＱ７６゜Ｑ ７６を駆動す
る。このように、第１−１図の回路構成によれば、セン
スアンプ初段、２段目およびメインアンプの動作をｉｎ
ｓ程度の遅延で行なわれることができ、きわめて高速で
出力Ｄｏｕｔを得ることができる。第１３図の例におい
ては、コモンデータ線ｄ、ｄに電位差が生じ始めてから
３ｎｓ程度で出力Ｄ ｏｕｔが得られている。 さらに、第１２図では、データ出力制御信号ＤＯＣに応
答してメインアンプＭＡの後に出力端Ｄｏｕｔの高イン
ピーダンス状態を決定するための出力制御回路ＤＢを用
いているのに対し、第１月図の実施例においては、デー
タ出力制御信号ＤＯＣにより制御されるＮＭＯＳトラン
ジスタＱ ７０によりメインアンプＭＡの活性状態ある
いは非活性状態を制御する一方、出力端Ｄ ｏｕｔを高
インピーダンス状態にするためのＰＭＯＳトランジスタ
Ｑ ？ ｔ ＋ Ｑ ？ ｘをメインアンプＭＡの出力
に並列接続しＤＯＣにより制御することにより、第１２
図の出力制御回路ＤＢに相当する回路を省略でき、出力
バッファ内の信号伝達時間を短縮することができる。 第１４図も本発明の他の実施例であり、初段および２段
目のセンスアンプＳＡに第７図のセンス回路を用いて構
成した。 第１５図も本発明の他の実施例であり、初段および２段
目のセンスアンプＳＡに第８図のセンス回路を用いて構
成した。 第１６図もまた本発明の他の実施例（スタティックＲＡ
Ｍのセンス回路）であり、第１１図の実施例において、
コモンデータ、Ｉ！ｄ、ｄにＣＭＯＳ正帰還プリアンプ
回路Ｐ Ｆ Ｂ １ （Ｑ２０４． Ｑｘｏｓ。 Ｑ２２６〜Ｑ、、、）を付加した構成となっている。第
１７図は第１６図の実施例の動作を示す波形図であり、
以下第１７図を用いて第１６図を説明する。 スタティックＲＡＭメモリセルから読み出されコモンデ
ータ線ｄ、ｄに伝達された電位差は通常０．１〜０．２
ｖ程度であり、この微小電位差をいかに高速に増幅する
かが高速化の鍵である。ｄ。 ｄの信号遷移期間にφ。ＤＱ＋ φ。ｏｏにパルスを印
加してＭＯ８Ｉ−ランジスタＱ ｘ ｏ ｘ ｒ Ｑ
ｘ ｏ ３を一時的に導通させ、ｄ、ｄの信号遷移を速
やかに行なわせる。次に、新たに選択されたメモリセル
による信号電位差がｄ、ｄに生じ始めると同時に、パル
スφＣＤＡ ｒ φＣＤＡによりＭＯＳ）−ランジスタ
Ｑ！０４＋Ｑ ｚｏ５を導通せしめ、入力信号線と出力
信号線とが直接接続されたＣＭＯ８正帰還プリアンプ回
路ＰＦＢＩを動作させる。ＰＦＢＩは、ｄ、ｄの電位差
を正帰還増幅し最大０．５ｖ程度の電位差を得る（ΔＶ
＋）。ＰＦＢＩ（７）効果は、ｄ、ｄ（７）電位差を速
く大きくすることにより、次段のセンス回路を速く安定
に動作させることにある。 次段以降でのセンス動作が終了後は、Ｑ、。、。 Ｑ ｘ Ｏ６は、φＣＤＡ ＋ φ。Ｉ）Ａにより非導
通とされＰＦＢＩ−は動作せず、ＳＲＡＭメモリセルか
らＹ方向スイッチＭＯＳトランジスタを介して読み出さ
れた信号はＣＭＯ８正帰還プリアンプ回路ＰＦＢ １に
よって増幅されることなく、このプリアンプ回路ＰＦＢ
Ｉの入力信号と出力信号線との間の直接接続を介して、
コモンデータ線ｄ、ｄに伝達されるようになる。このよ
うに、ｄ、ｄの電位差が必要以上に大きくなることはな
く、次第に定常状態の電位差Δｖｚ （０，１〜０．２
ｖ）に変化する。すなわち、コモンデータ線ｃｌ、ｄの
電位差が大きく開きすぎて、次のメモリセル情報の読み
出しが遅れることがない。センスアンプ初段（ＳＡＩ）
出力Ｓｌ、ＳＬはＭＯＳトランジスタＱ ２０１ｚ Ｑ
ｚｏ７をパルスφ、。１．φ５ＥＱ１より、センスアン
プ２段目（ＳＡ２）出力Ｓ２．τｆはＭＯＳ）−ランジ
スタＱ、。ａ、（Ｌｏｅをパルスφ、。２．φＢ□。、
により、信号遷移期間導通せしめ、やはり信号遷移を速
やかに行なわせる。その後、コモンデータ線ｄ、ｄに電
位差が生じると同時にＱ ２０ｉ Ｑｚｏ７＋ Ｑｘｏ
ｓ＋ Ｑｘｏｅを非導通とし、制御信号Ｙ−８ＡＣによ
リセンスアンプＳ Ａ １ 、 Ｓ Ａ、 ２動作せし
め、既に述べたようにＰＭＯ８正帰還動作によりきわめ
て高速で増幅された信号ｓ〕。 ＳｌおよびＳ２．Ｓ２が得られる。 センスアンプ２段目出力Ｓ２．Ｓ２とデータバスＤ、Ｄ
を接続するトランフファーゲートを構＝２３− 成するＭＯＳ）−ランジスタＱ ｘ Ｉｙ、 ＋ Ｑ
ｚ□５ｒＱｘｌ＜＊Ｑ２１．は、Ｓ２．Ｓ２に信号が出
力する前に導通せしめておき、また、ＭＯＳトランジス
タＱ２□０゜Ｑ ｘ Ｉ １１ Ｑ ｘ Ｉｅ ＋ Ｑ
ｘ ｔ ７をパルスφＢＥＱ２１ φ８ＥＱ２ ｒφ
ＢＥＱｒ φ、ＥＱにより信号遷移期間導通せしめ、Ｓ
２．Ｓ２に電位差を生じると同時にＱ ｚ １ｏ ｒＱ
ｘ Ｉ １１ Ｑ ｚ ｔ ６ｒ Ｑ ｚ １７を非
導通とする。センスアンプ２段目ＳＡ２で増幅された信
号Ｓ２．Ｓ２は、大きな負荷容量を有するデータバスを
伝播する間になだらかになまった波形（第１７図り、Ｄ
）となる。 メインアンプ出力Ｍ、Ｍは、信号遷移期間に、コントロ
ール信号ＤＯＣによりＭＯＳトランジスタＱ２□８を非
導通とし、Ｑ ２ ＞ ｅ Ｉ Ｑ ｚ ｚ ｏを導通
せしめ、またφＭＡＲＱ ｒ φＭＡＩＩＱ信号により
ＭＯＳトランジスタＱ ｘ ｘ ｔ ｒ Ｑ ｚ ｚ□
を導通せしめることにより、Ｍ、Ｍの電位を一時的に電
源電圧Ｖｃｃ電位とする。 したがってこの期間は、出力用ＮＭＯＳトランジスタＱ
２□ａＨＱｚｘ＜が共に非導通となり、出力信号Ｄ ｏ
ｕｔがＩＩ ＯＩＩから“１”あるいは“１”からｒｒ
Ｏｎへ遷移する期間に出方トランジスタ０２２１Ｑ
ｘｘ＜に貫通して流れる電流がなく、低消費電力かつ低
雑音の動作を行なわせることができる。次に、Ｄ、Ｄに
電位差が生じる前にＤＯＣ信号によりＱ ｘ ｒ ｍを
導通、Ｑ２□’ＱｒＱ２２゜を非導通とし、引続きり、
Ｄに電位差が生じると同時にＱ ２２工。 Ｑ ａｘ□を非導通とすると、メインアンプＭＡＬによ
り高速に増幅された信号波形Ｍ、Ｍが得られる。 これらの信号は、インバータエＮＶＩ、ＩＮＶ２を経て
出力トランジスタＱ２□３１Ｑ２２４を即動し出力Ｄ
ｏｕｔが得られる。 このように、コモンデータ線ｄ、ｄの微小な電位差を順
次高速に増幅することにより、きわめて高速に出力波形
Ｄｏｕｔが得られる。 本発明の他の実施例として、第１６図の初段および２段
目のセンス回路部ＳＡとして第７図あるいは第８図ある
いは第９図を用いた回路構成も考えられ、これらいずれ
の実施例も既に述へた動作と同様の動作より高速で出方
が得られる。 第１８図も本発明の他の実施例である。第１８図は、第
１６図の実施例にＰＭＯ５正帰還回路ＰＦＢ２が付加さ
れた構成となっている。 ＰＦＢ２の効果は、ビット線対す、ｂの電位差を高速に
大きくし、第１６図の実施例に比ベコモンデータ線ｄ、
ｄの電位差をいっそう速く大きくシ。 センスアンプＳＡの動作をさらに速めて、なおいっそう
の高速増幅を可能にしたことにある。 本発明の他の実施例として、第１８図の初段および２段
目のセンス回路部ＳＡとして第７図あるいは第８図ある
いは第９図を用いた回路構成も考えられ、これらいずれ
の実施例も第１８図と同様高速のセンス増幅を実現でき
る。 第１９図は本発明の他の実施例を示しており、Ｑ ａ
ｏ ＋ ｒ Ｑ ａ ｏ ａ ＋ Ｑ ｓ １ｏ ｒ
Ｑ ｓ ｔ １＋ Ｑ ａ 、ｓはＰチャネルＭＯＳト
ランジスタを示し、０３０ｍ＋ Ｑｉｏ３＋Ｑ ａ０４
＋ Ｑ３０５１ Ｑｚｏ６ｒ Ｑ３０？ｌ Ｑｚｏ＋＋
＋ Ｑ３□ｘ＋Ｑ ａ １＋Ｉ＋ Ｑ ３１ ＜ ＋
Ｑ ３１ｅはＮチャネルＭＯ５Ｉ−ランジスタを示して
いる。 この第１９図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプはＱ
３０３Ｉ Ｑ３ｏ＜＋ Ｑ３０５Ｉ Ｑ３Ｑ６１ Ｑ３
０７と全てＮチャネルＭＯＳトランジスタで構成されて
おり、Ｑ ３１ Ｑ Ｉ Ｑ ２ ｔ ＋ ｒ Ｑ ３
１２ Ｉ Ｑ ３１ ｓ ＋ ０３ ｔ ４力ゝら構成
さ九たところの第１図のセンスアンプが第２段目のセン
スアンプとして使用されている。 ＭＯＳトランジスタＱ ｓ ｏ ｒ ＋ Ｑ ｓ ｏ
ｐ、が相補線ｄ。 ｄの間に接続され、ＭＯＳトランジスタＱ３０８１Ｑ
３０ ａが相補線Ｄ＋、Ｄ＋の間に接続され、ＭＯＳト
ランジスタＱ ｓ ｌ ５１ Ｑ ３Ｉｅが相補線り、
Ｄの間に接続されている。 相補線ｄ、ｄの入力信号に応答して相補信号Ｄ １．
Ｄ ＋が対となったソースフォロワ動作のＮチャネルＭ
Ｏ８Ｉ−ランジスタＱ３ｏａ、 Ｑａｏ４によって得ら
れた後、さらにゲートとドレインがクロスカップル接続
されたＮチャネルＭＯＳトランジスタＱ ３ｏ ｓ ｒ
Ｑ ３ｏ ｔｓによって高速に増幅される。 この相補信号り、、Ｄ、はトランジスタＱ ｓ ＋ ｏ
ｒＱ ３１１１ Ｑ ３１２＋ Ｑ ３□３ＩＱ３＋
４のサイズを大きくして負荷駆動能力を強力化して、Ｄ
、Ｄに大きな負荷容量が接続されている場合でも、この
負荷容量を高速に駆動することができる。 第２０図も本発明の他の実施例を示しており、Ｑ ４ｏ
ｌｙ Ｑ＜ｏａｒ Ｑａｏイｒ Ｑａｏｓｔ Ｑ４ｏｅ
ｐ Ｑ４０７１Ｑ ＜ ｏ ｎ ｒ Ｑ ４１０１ Ｑ
４ ｔ １１ Ｑ ４１６はＰチャネルＭＯＳトラン
ジスタを示し、Ｑ ＜ ｏ ｘ 、 Ｑ ４０９１ Ｑ
４１１１１Ｑ ４１３１０４□４１Ｑ４１６はＮチャ
ネルＭＯＳトランジスタを示している。 この第２０図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプはＱ
４０２１ Ｑ ４０ ＜ ｒ Ｑ ４ ｏ ｓ ＋ Ｑ
４０６＊ Ｑ ４０７と金てＰチャネルＭＯＳトラン
ジスタで構成されており、Ｑ ＜ １ａ ｒ Ｑ ４１
１ Ｉ Ｑ ＜ １ ｚ ＋ Ｑ ４１ ｓ ＋ Ｑ
４１４から構成されたところの第１図のセンスアンプが
第２段目のセンスアンプとして使用されている。 ＭＯＳトランジスタＱ ４０１１ Ｑ ４０ ｘが相補
線ｄ、ｄの間に接続され、ＭＯ５ｈラントランジスタ
０８１Ｑ ４０ ｅが相補線り、、Ｄ工の間に接続され
、ＭＯＳトランジスタＱ ４ （６、Ｑ ４１ｅが相補
線り、Ｄの間に接続されている。 相補線ｄ、ｄの入力信号に応答して相補信号Ｄｒ、Ｄ□
が対となったソースフォロワ動作のＰチャネルＭｏ５ｔ
〜ランジスタＱ ＜ ０３ ｙ Ｑ ＜ ｏ ＜によっ
て得られた後、さらにゲートとドレインがクロスカップ
ル接続されたＰチャネルＭｏｓ＋−ランジスタＱ ＜
ｏ ｓ ＋ Ｑ ４゜６によって高速に増幅される。 この相補信号り、、ＤｌはトランジスタＱ ４１゜。 Ｑ ＜ ＋□ｒ Ｑ ＜ ｒ ｘ ｒ Ｑ ＜ １ｓ
ｔ ０４１４のサイズを大きくして負荷駆動能力を強力
化して、Ｄ、Ｄに大きな負荷容量が接続されている場合
でも、この負荷容量を高速に駆動することができる。 以上説明したように、この第１９図の実施例中のセンス
アンプの第１段目のＮチャネルＭｏ８ｔ〜ランジスタＱ
ｓｏ３＋ Ｑａｏ＜および第２０図の実施例中のセン
スアンプの第１段目のＰチャネルＭＯＳトランジスタＱ
４０３． Ｑ ４０４はそれぞれ電圧利得が１以下の
ソースフォロワ−として動作し、第１９図の実施例中の
センスアンプの第１段目のゲートとドレインがクロスカ
ップル接続されたＮチャネルＭＯＳトランジスタＱ ３
ｏａ 、 Ｑ ３ ｏ ６および第２０図の実施例中
のセンスアンプの第１段目のゲー１〜とドレインがクロ
スカップル接続されたＰチャネルＭＯＳトランジスタＱ
４０５ 、 Ｑ ４゜６は上記ソースフォロワ−のソ
ース負荷回路として動作し、このクロスカップル接続負
荷回路の電圧利得は１よりはるかに大きい。 第１９図および第２０図の実施例においては、以前の実
施例と同様にパルス信号φ２．φ２に応答してＭＯＳト
ランジスタＱ ｓ ｏ ｎ ｒ Ｑ ３ｏ ｅ ｒ Ｑ
４ （ｌ ａ ＋Ｑ ４０ ｅが導通することによっ
て、クロスカップル接続された負荷ＭＯＳトランジスタ
Ｑ ｓ Ｑ ６１ Ｑ ｓ ｏ ｅ ＋Ｑ ４０５ ｒ
Ｑ ＜。６の正帰還動作が解消される。 また、本発明はＳＲＡＭに限定されるものではなく、Ｄ
ＲＡＭ、ＦＲＯＭ、ＥＰＲＯＭ等のメモリ装置全般に適
用することが可能である。 さらに本発明は」二記した具体的実施例に限定されるも
のでは無く、その基本的技術思想に従って種々の変形が
可能であることは言うまでも無い。
力信号に対する高速センス動作を可能とするため、ゲー
トとドレインとがクロスカップル接続された負荷ＭＯＳ
トランジスタに接続された一対のトランジスタの相補出
力間に第１スイッチング手段を接続し、上記読み出し信
号に応答して上記一対のトランジスタが反転する際この
第１スイッチング手段を第１制御信号により導通せしめ
、しかる後上記第１スイッチング手段を非導通状態に制
御させるものである。 一方、上述したように、負荷容量が非常に大きいセンス
アンプの出力信号線を高速に駆動するため、プリアンプ
はその入力信号線とその出力信号線とが直結された回路
形式を有してなり、メモリセルからの信号読み出しを開
始するためプリアンプとセンス増幅器とを活性状態に制
御して、メモリセルから読み出された相補信号をプリア
ンプで増幅し、このプリアンプの相補増幅出力信号をさ
らに後段のセンスアンプで増幅し、このセンスアンプの
相補出力信号によってセンスアンプの出力信号線の重負
荷容量を駆動する如き多段増幅回路構成とするとともに
、後段のセンスアンプの増幅動作がほぼ終了した時点（
メモリセルからの信号読み出し開始から所定時間経過後
）で前段のプリアンプを非活性状態に制御し、後段のセ
ンス増幅器を活性状態に維持するものである。 ［作用］ 第１制御信号により第１スイッチング手段が導通状態と
なると、クロスカップル接続された負荷ＭＯＳＩーラン
ジスタの正帰還保持動作が解消されるので、微小な入力
信号に応答して一対のトランジスタは高速の反転動作を
することが可能となる。 一方、後段のセンスアンプの増幅動作がほぼ終了した時
点で前段のプリアンプが非活性状態に制御されるので、
プリアンプの相補入出力すなわちセンスアンプの相補入
力の電位差が必要量以上に拡大されることが無くなり、
次の反転読み出しを高速に実行することが可能となる。 また、プリアンプが非活性状態に制御されても、メモリ
セルから読み出された信号は非活性状態のプリアンプの
入力信号線と出力信号線との間の直結径路を介して活性
状態に制御されたセンス増幅器の入力に伝達され増幅さ
れるので、センス増幅器の増幅出力の消失を回避するこ
とができる。 【実施例】 以下、本発明の一実施例を第１図により説明する。Ｑ．
、Ｑ２，Ｑ６，Ｑ．はｐチャネルＭＯＳトランジスタ（
以下ｐＭＯＳと称する） 、Ｑ．、Ｑ４。 Ｑ５，Ｑ？，Ｑ−はｎチャネルＭＯＳＩ−ランジスタ（
以下ｎ Ｍ Ｏ Ｓと称する）であり、ｄ，ｄは本実施
例のセンス回路に入力する一対の相補信号でありメモリ
セルからの相補読出信号が伝達され。 Ｄ，Ｄは本センス回路から出力する一対の相補信号、φ
１，φ１，φ２，φ２は、それぞれトランジスタＱ６，
Ｑ７，Ｑ．．Ｑ．を駆動するパルス信号、Ｎ Ｍ Ｏ
Ｓ Ｑ ｓのゲート端子に印加されるＳＡＣは本センス
アンプの活性化信号であり、これらの信号のタイミング
は第２図に示すが、特に、Ｐ Ｍ Ｏ Ｓ Ｑ １，Ｑ
２はクロスカップル接続された負荷ＭＯＳ，ＮＭＯＳ
Ｑｓ，Ｑ４は差動トランジスタ、Ｐ Ｍ Ｏ Ｓ Ｑ
ａとＮＭＯＳＱｏとは第１スイッチング手段として動作
し、パルス信号φ８．φ２は第１制御信号である。 尚、差動トランジスタＱ３．Ｑ４はｎｐｎバイポーラト
ランジスタによって置換されることも可能である。又、
トランジスタＱ６．Ｑ７はどちらか一方のみでもよく、
トランジスタＱ、、Ｑ、についてもどちらか一方のみで
動作可である。 ｄ、ｄはスタテック型メモリセルから読み出される微小
電位差を有するセンスアンプの一対の相補入力信号で、
信号遷移期間中にパルス信号φ１゜φ、により相補入力
信号電位差縮小用ＭＯＳトランジスタＱ６．Ｑ、が導通
され、ｄ、ｄが同電位とされ、反転読み出しが高速化さ
れる。続いて、パルス信号φ２．φ２により相補出力信
号電位差縮小用ＭＯＳトランジスタＱ、、Ｑ、が導通さ
れ、補相出力信号り、Ｄが同電位にされるともに、クロ
スカップル接続された負荷ＭＯ８Ｉ−ランジスタＱｔ＋
Ｑ、の正帰還保持動作が弱められるので、反転読出しが
高速化される。次に、一対の相補信号がメモリセルより
ｄ、ｄに読み出されはじめるのと同時に、Ｑ６．Ｑ？が
非導通とされ、ｄ、ｄ間の電位差が広がる。続いて、Ｑ
６．Ｑ９も非導通とされる。 今、第２図のタイミング図の時間軸において、時刻ｔ、
からｔ、へ遷移した時点を考える。このとき、ｄの電位
は下降し、ｄの電位は上昇するが。 ノードＮ１とＮ２はまだ同電位である。したがって、Ｑ
、のドレイン電流は減少し、Ｑ、のドレイン電流は増加
し、その後ノードＮ１の電位は上昇しノードＮ２の電位
は下降し始める。このため、Ｑｌのドレイン電流が増加
しＱ、のトレイン電流が減少し、さらにノードＮｌの電
位が上昇しノードＮｘの電位が下降する。これがさらに
、Ｑｌのドレイン電流を増加させＱ２のトレイン電流を
減少させ、ノードＮＩの電位を上昇させノードＮ２の電
位を下降させる方向に働く。すなわち、本センスアンプ
のノードＮ、、Ｎ、には正帰還が働き、急速に電位差を
広げる効果があり、きわめて高速のセンスアンプを実現
することができる。 すなわち、相補入力信号ｄ、ｄに差動トランジスタＱ３
．Ｑ、が応答するとともに、負荷ＭＯ５Ｉ−ランジスタ
Ｑ、、Ｑ２がこの差動トランジスタＱ。 Ｑ、に応答するため、負荷容量の大きい相補出力補出力
り、Ｄを高速で充電もしくは放電することができる。 本センスアンプにおいて、Ｑ６．Ｑ７．Ｑ８．Ｑ。 はきわめて重要な役割を果たしている。すなわち相補入
力信号ｄ、ｄ問および相補出力信号り、Ｄ間を、信号遷
移期間中に短絡し、信号遷移を速やかに行なわせる働き
をしている。Ｑ ｓ ＋ Ｑ ７１ Ｑ ａ ｒＱ９を
用いない場合のｄ、ｄおよびり、Ｄのタイミングを第２
図に破線で示している。このとき、負荷ＭＯ８トランジ
スタＱ、、Ｑ、の正帰還回路の作用により相補出力信号
り、Ｄの遷移が妨げられ、相補入力信号電位差が大きく
なる時刻ｔ、に至ってやっとり、Ｄの遷移が生じる。す
なわち、センス速度が大幅に遅くなる。あるいは、相補
入力信号ｄ、ｄの最大電位差が小さい場合は、相補出力
信号り、Ｄの遷移が生じない、すなわち正しいデータが
読みだされない場合が生じ得る。 以」二のように、本実施例によれば、微小な電位差をも
つ一対の相補入力信号を、きわめて高速かつ大きな増幅
率で増幅する効果がある。 本発明の他の実施例を第５図に示す。第５図の実施例は
、第一の実施例（第１図）において、ｐ、Ｍｏ２とｎ
Ｍ ＯＳの役割が入れ替わった構成となっており、第１
図と同様にきわめて高速かつ大増幅率で増幅する効果が
ある。 本実施例においてもＭＯ８Ｉ−ランジスタＱ ３６と０
３７はどちらか一方でもよく、Ｑ ３ｇとＱ ３９のど
ちらか一方でも所望の動作が可能である。 第６図もまた、本発明の他の実施例である。第６図は、
第１図の回路を２段縦続接続した構成になっており、２
段縦続接続することにより増幅率をさらに大きくでき、
相補出力信号り、Ｄの電位差を電源電圧いっばいまで広
げることができる。 また、第６図の回路では２段目センスアンプ部のトラン
ジスタＱ４６〜Ｑ ｓｏのサイズを大きくして、負荷駆
動能力を強力化し、Ｄ、Ｄに大きな負荷容量が接続され
る場合、この負荷容量を高速に駆動することができる。 第７図も本発明の他の実施例である。第７図の回路は、
従来からよく知られたＮＭＯ８差動Ｑ、３゜Ｑ ４４．
Ｑ４３ 、 Ｑ４４’ およびＰＭＯＳカレントミ
ラーＱ４工＋ Ｑ４２＋ Ｑ４Ｌ’ ＋ Ｑ４２′ か
らなるセンスアンプを初段とし、第１図の回路を２段目
のセンスアンプとして縦続接続した構成となっている。 本発明は、相補出力り、Ｄを出力するところのいわゆる
ダブル・エンドセンス増幅器に関係するものである。カ
レントミラー負荷を使用する場合は、相補出力を得るた
めには二つのカレントミー負荷回路が必要である。第７
図の第１段目のカレントミラー負荷回路型センスアンプ
は高速であるものの、第７図の第２段のクロスカップル
接続負荷回路型センスアンプはどは高速では無い。また
、第２段目のトランジスタ数が５であるのに対して第１
段目のトランジスタ数が９であると言う欠点がある。 しかし、第７図においては第１段目にカレントミラー負
荷回路型センスアンプを用いることによって、下記の如
き利点を生じるものである。 すなわち、メモリ装置を高速とするためには、メモリ装
置のワード線選択のためのワード線駆動信号の印加の時
点からセンスアンプからの出力までの時点までの遅延Ｔ
Ｄを小さくすることが重要である。一方、上記のワード
線駆動信号の印加の時点からＭＯＳトランジスタＱ５１
１ Ｑ５□１Ｑ５３１Ｑ ５４１ Ｑ ５５ｒ Ｑ Ｓ
６の非導通による相補信号線間の電位差縮小動作終了
までの時点までの遅延ＴＥが存在する。 第２１図の横軸は後者の遅延ＴＥを示し、その縦軸は前
者の遅延Ｔｏを示し、第２１図中で実線は第７図の実施
例の特性を示し、破線は第６図の実施例の特性を示して
いる。 いずれの特性においても、ワード線駆動信号の印加の時
点から相補信号線間の電位差縮小動作終了までの時点ま
での遅延ＴＥが短すぎると、センスアンプ中の差動トラ
ンジスタもしくは負荷トランジスタの対となっているト
ランジスタのしきい値電圧などの電気的特性差によって
、センスアンプの第１段目の相補入力信号の振幅が微小
である＝１５− 間に、センスアンプの第１段目の差動トランジスタの相
補出力から誤情報が一時的に出力されてしまい、第１段
目の差動トランジスタの相補出力から正しい情報を得る
ために遅れが生じることとなる。この遅れが、上記ワー
ド線駆動信号の印加の時点からセンスアンプからの出力
までの時点までの遅延ＴＤを支配的に決定することとな
る。 第６図の実施例のセンスアンプの第１段目の正帰還負荷
の増幅率が大きいため、この第１段目の出力から大きな
振幅で誤情報が出力されることになる。一方、第７図の
実施例のセンスアンプの第１段目のカレントミラー負荷
の増幅率は第６図の正帰還負荷の増幅率と比較して小さ
いので、第７図の実施例のセンスアンプの第１段目の出
力から生じる誤情報の振幅は小さなものとなり、第７図
の遅延ＴＤは小さなものとなる。 以上のように第６図の実施例と比較して第７図の実施例
は負荷回路の増幅率が小さいので、上記の電位差縮小動
作終了に関係する遅延Ｔ８が短くなっても、上記のセン
スアンプ出力に関係する遅延ＴＤはそれほど大きくなる
ことは無い。 従って、第７図の実施例によれば、電位差縮小動作終了
に関係する遅延Ｔ８の最小値は第６図の実施例と比較し
て１．３ｎＳ小さくすることが可能となって、この遅延
時間Ｔつに関するタイミング・マージンを大きくするこ
とができる。 第８図も本発明の他の実施例である。第８図の回路は、
接地電圧の如き固定電圧がゲートに印加されたＰ Ｍ
ＯＳ Ｑ ＜ １． Ｑ ４□を負荷とする差動アンプ
を初段とし、第１図の回路を２段目センスアンプとして
縦続接続した構成となっている。 第７図、第８図の構成においても、２段目の正帰還型セ
ンスアンプにより、データバスＤ、Ｄの大きな負荷容量
を高速で駆動することができる。 第９図の回路は、公知のセンス回路であり、カレントミ
ラー型アンプを２ヶ並列接続したアンプを２段縦接続し
た構成となっている。 第１０図は、本発明の一実施例である第６図のセンス回
路と従来例である第９図のセンス回路の遅延時間をセン
スアンプ平均電流に対して示したグラフである。第１０
図より、本発明の一実施例である第６図のセンス回路は
、従来例である第９図のセンス回路に比べて２倍以上の
高速性を有することが明らかである。 第１１図は本発明のもう一つの実施例であり、スタテッ
ク型ランダムアクセスメモリ（ＳＲＡＭ）を構成する。 第１１図においてＳＲＡＭセルからの読出し信号を増幅
するためのＳＡとして第６図のセンスアンプ回路が使用
され、ＭＡとしては第１図のセンスアンプ回路にトライ
ステート出力コントロール用２閘ＯＳトランジスタＱ７
１１０７２を′付加したメインアンプ回路である。 第１２図は本願発明者等によって出願前に検討された集
積回路の一例であるが、第１１図の実施例は第１２図に
比べてトランジスタ数が大幅に低減しており、消費電流
およびレイアウト面積がほぼ半分となっている。 その」二、第１１図の回路を用いると大幅に高速化が可
能となり、メモリセル情報がＤ ｏｕｔに到達するまで
の時間が、第１２図の回路を用いた場合の約半分にまで
減少することが、回路解析により確認されている。 これは第］−２図の回路においては負荷ＰＭＯＳトラン
ジスタがカレン１−ミラー接続されているため負荷ＭＯ
８の利得が小さいのに対して、第１１図の回路において
は負荷ＰＭＯ８）−ランジスタが正帰還クロスカップル
接続されているため負荷ＭＯ８の利得が大きいことに起
因している。 第１３図は、第１１図のセンス回路をＩＭビットＳＲＡ
Ｍに適用した際の回路解析による動作波形を示す。第１
３図において、コモンデータ線ｄ、ｄの微小な電位差が
、初段および２段目のセンスアンプ（第１１図のＳＡ、
）で高速に増幅され、ＣＭＯＳレベルの信号Ｓ２，８２
が得られる。信号Ｓ２．Ｓ２は大きな配線容量を有する
データバスを伝播した後、メインアンプ（第１．１図の
ＭＡ）の入力端においてなまった波形（第１３図り、Ｄ
）となるが、Ｄ、Ｄに微小電位差が生じるやいなやメイ
ンアンプで増幅することにより高速なメインアンプ出力
信号Ｄｉ、Ｄｉが得られ、インバータＩＮＶＩ、ＩＮＶ
２を経て出力１ヘランジスタＱ７６゜Ｑ ７６を駆動す
る。このように、第１−１図の回路構成によれば、セン
スアンプ初段、２段目およびメインアンプの動作をｉｎ
ｓ程度の遅延で行なわれることができ、きわめて高速で
出力Ｄｏｕｔを得ることができる。第１３図の例におい
ては、コモンデータ線ｄ、ｄに電位差が生じ始めてから
３ｎｓ程度で出力Ｄ ｏｕｔが得られている。 さらに、第１２図では、データ出力制御信号ＤＯＣに応
答してメインアンプＭＡの後に出力端Ｄｏｕｔの高イン
ピーダンス状態を決定するための出力制御回路ＤＢを用
いているのに対し、第１月図の実施例においては、デー
タ出力制御信号ＤＯＣにより制御されるＮＭＯＳトラン
ジスタＱ ７０によりメインアンプＭＡの活性状態ある
いは非活性状態を制御する一方、出力端Ｄ ｏｕｔを高
インピーダンス状態にするためのＰＭＯＳトランジスタ
Ｑ ？ ｔ ＋ Ｑ ？ ｘをメインアンプＭＡの出力
に並列接続しＤＯＣにより制御することにより、第１２
図の出力制御回路ＤＢに相当する回路を省略でき、出力
バッファ内の信号伝達時間を短縮することができる。 第１４図も本発明の他の実施例であり、初段および２段
目のセンスアンプＳＡに第７図のセンス回路を用いて構
成した。 第１５図も本発明の他の実施例であり、初段および２段
目のセンスアンプＳＡに第８図のセンス回路を用いて構
成した。 第１６図もまた本発明の他の実施例（スタティックＲＡ
Ｍのセンス回路）であり、第１１図の実施例において、
コモンデータ、Ｉ！ｄ、ｄにＣＭＯＳ正帰還プリアンプ
回路Ｐ Ｆ Ｂ １ （Ｑ２０４． Ｑｘｏｓ。 Ｑ２２６〜Ｑ、、、）を付加した構成となっている。第
１７図は第１６図の実施例の動作を示す波形図であり、
以下第１７図を用いて第１６図を説明する。 スタティックＲＡＭメモリセルから読み出されコモンデ
ータ線ｄ、ｄに伝達された電位差は通常０．１〜０．２
ｖ程度であり、この微小電位差をいかに高速に増幅する
かが高速化の鍵である。ｄ。 ｄの信号遷移期間にφ。ＤＱ＋ φ。ｏｏにパルスを印
加してＭＯ８Ｉ−ランジスタＱ ｘ ｏ ｘ ｒ Ｑ
ｘ ｏ ３を一時的に導通させ、ｄ、ｄの信号遷移を速
やかに行なわせる。次に、新たに選択されたメモリセル
による信号電位差がｄ、ｄに生じ始めると同時に、パル
スφＣＤＡ ｒ φＣＤＡによりＭＯＳ）−ランジスタ
Ｑ！０４＋Ｑ ｚｏ５を導通せしめ、入力信号線と出力
信号線とが直接接続されたＣＭＯ８正帰還プリアンプ回
路ＰＦＢＩを動作させる。ＰＦＢＩは、ｄ、ｄの電位差
を正帰還増幅し最大０．５ｖ程度の電位差を得る（ΔＶ
＋）。ＰＦＢＩ（７）効果は、ｄ、ｄ（７）電位差を速
く大きくすることにより、次段のセンス回路を速く安定
に動作させることにある。 次段以降でのセンス動作が終了後は、Ｑ、。、。 Ｑ ｘ Ｏ６は、φＣＤＡ ＋ φ。Ｉ）Ａにより非導
通とされＰＦＢＩ−は動作せず、ＳＲＡＭメモリセルか
らＹ方向スイッチＭＯＳトランジスタを介して読み出さ
れた信号はＣＭＯ８正帰還プリアンプ回路ＰＦＢ １に
よって増幅されることなく、このプリアンプ回路ＰＦＢ
Ｉの入力信号と出力信号線との間の直接接続を介して、
コモンデータ線ｄ、ｄに伝達されるようになる。このよ
うに、ｄ、ｄの電位差が必要以上に大きくなることはな
く、次第に定常状態の電位差Δｖｚ （０，１〜０．２
ｖ）に変化する。すなわち、コモンデータ線ｃｌ、ｄの
電位差が大きく開きすぎて、次のメモリセル情報の読み
出しが遅れることがない。センスアンプ初段（ＳＡＩ）
出力Ｓｌ、ＳＬはＭＯＳトランジスタＱ ２０１ｚ Ｑ
ｚｏ７をパルスφ、。１．φ５ＥＱ１より、センスアン
プ２段目（ＳＡ２）出力Ｓ２．τｆはＭＯＳ）−ランジ
スタＱ、。ａ、（Ｌｏｅをパルスφ、。２．φＢ□。、
により、信号遷移期間導通せしめ、やはり信号遷移を速
やかに行なわせる。その後、コモンデータ線ｄ、ｄに電
位差が生じると同時にＱ ２０ｉ Ｑｚｏ７＋ Ｑｘｏ
ｓ＋ Ｑｘｏｅを非導通とし、制御信号Ｙ−８ＡＣによ
リセンスアンプＳ Ａ １ 、 Ｓ Ａ、 ２動作せし
め、既に述べたようにＰＭＯ８正帰還動作によりきわめ
て高速で増幅された信号ｓ〕。 ＳｌおよびＳ２．Ｓ２が得られる。 センスアンプ２段目出力Ｓ２．Ｓ２とデータバスＤ、Ｄ
を接続するトランフファーゲートを構＝２３− 成するＭＯＳ）−ランジスタＱ ｘ Ｉｙ、 ＋ Ｑ
ｚ□５ｒＱｘｌ＜＊Ｑ２１．は、Ｓ２．Ｓ２に信号が出
力する前に導通せしめておき、また、ＭＯＳトランジス
タＱ２□０゜Ｑ ｘ Ｉ １１ Ｑ ｘ Ｉｅ ＋ Ｑ
ｘ ｔ ７をパルスφＢＥＱ２１ φ８ＥＱ２ ｒφ
ＢＥＱｒ φ、ＥＱにより信号遷移期間導通せしめ、Ｓ
２．Ｓ２に電位差を生じると同時にＱ ｚ １ｏ ｒＱ
ｘ Ｉ １１ Ｑ ｚ ｔ ６ｒ Ｑ ｚ １７を非
導通とする。センスアンプ２段目ＳＡ２で増幅された信
号Ｓ２．Ｓ２は、大きな負荷容量を有するデータバスを
伝播する間になだらかになまった波形（第１７図り、Ｄ
）となる。 メインアンプ出力Ｍ、Ｍは、信号遷移期間に、コントロ
ール信号ＤＯＣによりＭＯＳトランジスタＱ２□８を非
導通とし、Ｑ ２ ＞ ｅ Ｉ Ｑ ｚ ｚ ｏを導通
せしめ、またφＭＡＲＱ ｒ φＭＡＩＩＱ信号により
ＭＯＳトランジスタＱ ｘ ｘ ｔ ｒ Ｑ ｚ ｚ□
を導通せしめることにより、Ｍ、Ｍの電位を一時的に電
源電圧Ｖｃｃ電位とする。 したがってこの期間は、出力用ＮＭＯＳトランジスタＱ
２□ａＨＱｚｘ＜が共に非導通となり、出力信号Ｄ ｏ
ｕｔがＩＩ ＯＩＩから“１”あるいは“１”からｒｒ
Ｏｎへ遷移する期間に出方トランジスタ０２２１Ｑ
ｘｘ＜に貫通して流れる電流がなく、低消費電力かつ低
雑音の動作を行なわせることができる。次に、Ｄ、Ｄに
電位差が生じる前にＤＯＣ信号によりＱ ｘ ｒ ｍを
導通、Ｑ２□’ＱｒＱ２２゜を非導通とし、引続きり、
Ｄに電位差が生じると同時にＱ ２２工。 Ｑ ａｘ□を非導通とすると、メインアンプＭＡＬによ
り高速に増幅された信号波形Ｍ、Ｍが得られる。 これらの信号は、インバータエＮＶＩ、ＩＮＶ２を経て
出力トランジスタＱ２□３１Ｑ２２４を即動し出力Ｄ
ｏｕｔが得られる。 このように、コモンデータ線ｄ、ｄの微小な電位差を順
次高速に増幅することにより、きわめて高速に出力波形
Ｄｏｕｔが得られる。 本発明の他の実施例として、第１６図の初段および２段
目のセンス回路部ＳＡとして第７図あるいは第８図ある
いは第９図を用いた回路構成も考えられ、これらいずれ
の実施例も既に述へた動作と同様の動作より高速で出方
が得られる。 第１８図も本発明の他の実施例である。第１８図は、第
１６図の実施例にＰＭＯ５正帰還回路ＰＦＢ２が付加さ
れた構成となっている。 ＰＦＢ２の効果は、ビット線対す、ｂの電位差を高速に
大きくし、第１６図の実施例に比ベコモンデータ線ｄ、
ｄの電位差をいっそう速く大きくシ。 センスアンプＳＡの動作をさらに速めて、なおいっそう
の高速増幅を可能にしたことにある。 本発明の他の実施例として、第１８図の初段および２段
目のセンス回路部ＳＡとして第７図あるいは第８図ある
いは第９図を用いた回路構成も考えられ、これらいずれ
の実施例も第１８図と同様高速のセンス増幅を実現でき
る。 第１９図は本発明の他の実施例を示しており、Ｑ ａ
ｏ ＋ ｒ Ｑ ａ ｏ ａ ＋ Ｑ ｓ １ｏ ｒ
Ｑ ｓ ｔ １＋ Ｑ ａ 、ｓはＰチャネルＭＯＳト
ランジスタを示し、０３０ｍ＋ Ｑｉｏ３＋Ｑ ａ０４
＋ Ｑ３０５１ Ｑｚｏ６ｒ Ｑ３０？ｌ Ｑｚｏ＋＋
＋ Ｑ３□ｘ＋Ｑ ａ １＋Ｉ＋ Ｑ ３１ ＜ ＋
Ｑ ３１ｅはＮチャネルＭＯ５Ｉ−ランジスタを示して
いる。 この第１９図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプはＱ
３０３Ｉ Ｑ３ｏ＜＋ Ｑ３０５Ｉ Ｑ３Ｑ６１ Ｑ３
０７と全てＮチャネルＭＯＳトランジスタで構成されて
おり、Ｑ ３１ Ｑ Ｉ Ｑ ２ ｔ ＋ ｒ Ｑ ３
１２ Ｉ Ｑ ３１ ｓ ＋ ０３ ｔ ４力ゝら構成
さ九たところの第１図のセンスアンプが第２段目のセン
スアンプとして使用されている。 ＭＯＳトランジスタＱ ｓ ｏ ｒ ＋ Ｑ ｓ ｏ
ｐ、が相補線ｄ。 ｄの間に接続され、ＭＯＳトランジスタＱ３０８１Ｑ
３０ ａが相補線Ｄ＋、Ｄ＋の間に接続され、ＭＯＳト
ランジスタＱ ｓ ｌ ５１ Ｑ ３Ｉｅが相補線り、
Ｄの間に接続されている。 相補線ｄ、ｄの入力信号に応答して相補信号Ｄ １．
Ｄ ＋が対となったソースフォロワ動作のＮチャネルＭ
Ｏ８Ｉ−ランジスタＱ３ｏａ、 Ｑａｏ４によって得ら
れた後、さらにゲートとドレインがクロスカップル接続
されたＮチャネルＭＯＳトランジスタＱ ３ｏ ｓ ｒ
Ｑ ３ｏ ｔｓによって高速に増幅される。 この相補信号り、、Ｄ、はトランジスタＱ ｓ ＋ ｏ
ｒＱ ３１１１ Ｑ ３１２＋ Ｑ ３□３ＩＱ３＋
４のサイズを大きくして負荷駆動能力を強力化して、Ｄ
、Ｄに大きな負荷容量が接続されている場合でも、この
負荷容量を高速に駆動することができる。 第２０図も本発明の他の実施例を示しており、Ｑ ４ｏ
ｌｙ Ｑ＜ｏａｒ Ｑａｏイｒ Ｑａｏｓｔ Ｑ４ｏｅ
ｐ Ｑ４０７１Ｑ ＜ ｏ ｎ ｒ Ｑ ４１０１ Ｑ
４ ｔ １１ Ｑ ４１６はＰチャネルＭＯＳトラン
ジスタを示し、Ｑ ＜ ｏ ｘ 、 Ｑ ４０９１ Ｑ
４１１１１Ｑ ４１３１０４□４１Ｑ４１６はＮチャ
ネルＭＯＳトランジスタを示している。 この第２０図の回路においては、二種類のセンスアンプ
が従属接続されており、第１段目のセンスアンプはＱ
４０２１ Ｑ ４０ ＜ ｒ Ｑ ４ ｏ ｓ ＋ Ｑ
４０６＊ Ｑ ４０７と金てＰチャネルＭＯＳトラン
ジスタで構成されており、Ｑ ＜ １ａ ｒ Ｑ ４１
１ Ｉ Ｑ ＜ １ ｚ ＋ Ｑ ４１ ｓ ＋ Ｑ
４１４から構成されたところの第１図のセンスアンプが
第２段目のセンスアンプとして使用されている。 ＭＯＳトランジスタＱ ４０１１ Ｑ ４０ ｘが相補
線ｄ、ｄの間に接続され、ＭＯ５ｈラントランジスタ
０８１Ｑ ４０ ｅが相補線り、、Ｄ工の間に接続され
、ＭＯＳトランジスタＱ ４ （６、Ｑ ４１ｅが相補
線り、Ｄの間に接続されている。 相補線ｄ、ｄの入力信号に応答して相補信号Ｄｒ、Ｄ□
が対となったソースフォロワ動作のＰチャネルＭｏ５ｔ
〜ランジスタＱ ＜ ０３ ｙ Ｑ ＜ ｏ ＜によっ
て得られた後、さらにゲートとドレインがクロスカップ
ル接続されたＰチャネルＭｏｓ＋−ランジスタＱ ＜
ｏ ｓ ＋ Ｑ ４゜６によって高速に増幅される。 この相補信号り、、ＤｌはトランジスタＱ ４１゜。 Ｑ ＜ ＋□ｒ Ｑ ＜ ｒ ｘ ｒ Ｑ ＜ １ｓ
ｔ ０４１４のサイズを大きくして負荷駆動能力を強力
化して、Ｄ、Ｄに大きな負荷容量が接続されている場合
でも、この負荷容量を高速に駆動することができる。 以上説明したように、この第１９図の実施例中のセンス
アンプの第１段目のＮチャネルＭｏ８ｔ〜ランジスタＱ
ｓｏ３＋ Ｑａｏ＜および第２０図の実施例中のセン
スアンプの第１段目のＰチャネルＭＯＳトランジスタＱ
４０３． Ｑ ４０４はそれぞれ電圧利得が１以下の
ソースフォロワ−として動作し、第１９図の実施例中の
センスアンプの第１段目のゲートとドレインがクロスカ
ップル接続されたＮチャネルＭＯＳトランジスタＱ ３
ｏａ 、 Ｑ ３ ｏ ６および第２０図の実施例中
のセンスアンプの第１段目のゲー１〜とドレインがクロ
スカップル接続されたＰチャネルＭＯＳトランジスタＱ
４０５ 、 Ｑ ４゜６は上記ソースフォロワ−のソ
ース負荷回路として動作し、このクロスカップル接続負
荷回路の電圧利得は１よりはるかに大きい。 第１９図および第２０図の実施例においては、以前の実
施例と同様にパルス信号φ２．φ２に応答してＭＯＳト
ランジスタＱ ｓ ｏ ｎ ｒ Ｑ ３ｏ ｅ ｒ Ｑ
４ （ｌ ａ ＋Ｑ ４０ ｅが導通することによっ
て、クロスカップル接続された負荷ＭＯＳトランジスタ
Ｑ ｓ Ｑ ６１ Ｑ ｓ ｏ ｅ ＋Ｑ ４０５ ｒ
Ｑ ＜。６の正帰還動作が解消される。 また、本発明はＳＲＡＭに限定されるものではなく、Ｄ
ＲＡＭ、ＦＲＯＭ、ＥＰＲＯＭ等のメモリ装置全般に適
用することが可能である。 さらに本発明は」二記した具体的実施例に限定されるも
のでは無く、その基本的技術思想に従って種々の変形が
可能であることは言うまでも無い。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を動作させるのに好適なタイミング図、第３図
及び第４図は従来技術を示す回路図、第５図、第６図、
第７図、第８図はそれぞれ本発明の他の実施例を示す回
路図、第９図は従来のセンス回路を示す回路図、第１０
図は本発明の一実施例（第６図）および従来のセンス回
路例（第９図）のセンス増幅に要する遅延時間のセンス
アンプ平均電流依存性を示す特性図、第１１図は本発明
の他の実施例を示す回路図、第１２図は本願発明者等に
よって出願前に検討された回路を示す回路図、第１３図
は第１１図の実施例の動作波形図、第１４図、第１５図
、第１６図はそれぞれ本発明の他の実施例を示す回路図
、第１７図は第１６図の実施例の動作を説明するための
動作波形図、第１８図は本発明の他の実施例を示す回路
図、第１９図および第２０図は本発明の他の実施例を示
す回路図、第２１図は第６図の実施例と第７図の実施例
の特性の相違を示す図である。 トイ）ビ ー９４゜ 、、□ ″ｑで１ 伜℃１づＱＩＱ Ｇ ｃｓす。
図の回路を動作させるのに好適なタイミング図、第３図
及び第４図は従来技術を示す回路図、第５図、第６図、
第７図、第８図はそれぞれ本発明の他の実施例を示す回
路図、第９図は従来のセンス回路を示す回路図、第１０
図は本発明の一実施例（第６図）および従来のセンス回
路例（第９図）のセンス増幅に要する遅延時間のセンス
アンプ平均電流依存性を示す特性図、第１１図は本発明
の他の実施例を示す回路図、第１２図は本願発明者等に
よって出願前に検討された回路を示す回路図、第１３図
は第１１図の実施例の動作波形図、第１４図、第１５図
、第１６図はそれぞれ本発明の他の実施例を示す回路図
、第１７図は第１６図の実施例の動作を説明するための
動作波形図、第１８図は本発明の他の実施例を示す回路
図、第１９図および第２０図は本発明の他の実施例を示
す回路図、第２１図は第６図の実施例と第７図の実施例
の特性の相違を示す図である。 トイ）ビ ー９４゜ 、、□ ″ｑで１ 伜℃１づＱＩＱ Ｇ ｃｓす。
Claims (1)
- 【特許請求の範囲】 １、メモリセルと、該メモリセルからの読み出し信号を
増幅するためのセンス増幅器とを具備してなるメモリ装
置であって、 上記センス増幅器は； （１）上記読み出し信号に応答して相補出力を発生する
一対のトランジスタと、 （２）上記一対のトランジスタの上記相補出力に接続さ
れるとともにゲートとドレインとがクロスカップル接続
された第１と第２の負荷 ＭＯＳトランジスタと、 （３）上記一対のトランジスタの上記相補出力間に接続
されるとともに第１制御信号によつて第１スイッチング
手段とを有してなり、 上記読み出し信号に応答して上記一対のトランジスタが
反転する際上記第１制御信号によって上記第１スイッチ
ング手段を導通状態に制御し、しかる後上記第１スイッ
チング手段を非導通状態に制御することを特徴とするメ
モリ装置。 ２、上記一対のトランジスタはそのソースが結合された
差動トランジスタであることを特徴とする請求項１記載
のメモリ装置。 ３、上記一対のトランジスタは一対のソース・フォロワ
回路を構成することを特徴とする請求項１記載のメモリ
装置。 ４、上記差動トランジスタは上記第１と第２の負荷ＭＯ
Ｓトランジスタと反対導電型の第３と第４のＭＯＳトラ
ンジスタであることを特徴とする請求項２記載のメモリ
装置。 ５、上記第１スイッチング手段は上記第１と第２の負荷
ＭＯＳトランジスタと反対導電型の第５のＭＯＳトラン
ジスタと上記第１と第２の負荷ＭＯＳトランジスタと同
一導電型の第６の ＭＯＳトランジスタとの並列接続によって構成されてい
ることを特徴とする請求項１または２記載のメモリ装置
。 ６、上記一対のトランジスタの入力端子間に接続される
とともに第２制御信号によって制御される第２スイッチ
ング手段とを有してなり、上記読み出し信号に応答して
上記差動トランジスタが反転する際上記第２制御信号に
よつて上記第２スイッチング手段を導通状態に制御し、
しかる後上記第２スイッチング手段を非導通状態に制御
することを特徴とする請求項１乃至５のいずれかに記載
のメモリ装置。 ７、上記第２スイッチング手段は上記第１と第２の負荷
ＭＯＳトランジスタと反対導電型の第７のＭＯＳトラン
ジスタと上記第１と第２の負荷ＭＯＳトランジスタと同
一導電型の第８の ＭＯＳトランジスタとの並列接続によって構成されてい
ることを特徴とする請求項６記載のメモリ装置。 ８、メモリセルと、該メモリセルからの読み出し信号を
増幅するための多段接続センス増幅器とを具備してなる
メモリ装置であって、 該多段接続センス増幅器中の一段の増幅器は少なくとも
請求項１乃至７に記載されてなる回路形式を有してなる
ことを特徴とするメモリ装置。 ９、メモリセルと、該メモリセルからの読み出し信号を
増幅するプリアンプと、該プリアンプの出力信号を増幅
するセンス増幅器とを具備してなるメモリ装置であって
、 上記プリアンプはその入力信号線とその出力信号線とが
直結された回路形式を有してなり、上記メモリセルから
の信号読み出しを開始するため上記プリアンプと上記セ
ンス増幅器とを活性状態に制御し、 上記メモリセルからの信号読み出し開始から所定時間経
過後に上記プリアンプを非活性状態に制御する一方、上
記センス増幅器を活性状態に維持することを特徴とする
メモリ装置。 １０、上記所定時間経過後は上記メモリセルからの読み
出し信号は非活性状態のプリアンプの上記入力信号線と
上記出力信号線との間の直結経路を介して上記センス増
幅器の入力に伝達され増幅されることを特徴とする請求
項９記載のメモリ装置。 １１、請求項９もしくは１０に記載のメモリ装置であっ
て、 上記センス増幅器は多段接続増幅回路の形式で構成され
、 該多段接続センス増幅器中の一段の増幅器は少なくとも
請求項１乃至５に記載されてなる回路形式を有してなる
ことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008254A JP2865762B2 (ja) | 1989-01-20 | 1990-01-19 | 増幅回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP972689 | 1989-01-20 | ||
| JP1-9726 | 1989-01-20 | ||
| JP2008254A JP2865762B2 (ja) | 1989-01-20 | 1990-01-19 | 増幅回路 |
Related Child Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344988A Division JPH09171692A (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路 |
| JP8344991A Division JPH09171695A (ja) | 1996-12-25 | 1996-12-25 | 増幅回路 |
| JP8344989A Division JPH09171693A (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路 |
| JP34498796A Division JP3211692B2 (ja) | 1996-12-25 | 1996-12-25 | 増幅回路 |
| JP8344986A Division JP2937154B2 (ja) | 1996-12-25 | 1996-12-25 | 増幅回路 |
| JP8344990A Division JPH09171694A (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276094A true JPH02276094A (ja) | 1990-11-09 |
| JP2865762B2 JP2865762B2 (ja) | 1999-03-08 |
Family
ID=26342746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008254A Expired - Lifetime JP2865762B2 (ja) | 1989-01-20 | 1990-01-19 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865762B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000026920A1 (fr) * | 1998-10-29 | 2000-05-11 | Hitachi, Ltd. | Dispositif de circuit integre semi-conducteur |
| US6542424B2 (en) | 2001-04-27 | 2003-04-01 | Hitachi, Ltd. | Semiconductor integrated circuit device using static memory cells with bit line pre-amplifier and main amplifier |
| US6552611B2 (en) | 2000-03-27 | 2003-04-22 | Kabushiki Kaisha Toshiba | Differential amplifier and filter circuit using the same |
| WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
-
1990
- 1990-01-19 JP JP2008254A patent/JP2865762B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000026920A1 (fr) * | 1998-10-29 | 2000-05-11 | Hitachi, Ltd. | Dispositif de circuit integre semi-conducteur |
| US6452851B1 (en) | 1998-10-29 | 2002-09-17 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6552611B2 (en) | 2000-03-27 | 2003-04-22 | Kabushiki Kaisha Toshiba | Differential amplifier and filter circuit using the same |
| US6753730B2 (en) | 2000-03-27 | 2004-06-22 | Kabushiki Kaisha Toshiba | Differential amplifier and filter circuit using the same |
| US6542424B2 (en) | 2001-04-27 | 2003-04-01 | Hitachi, Ltd. | Semiconductor integrated circuit device using static memory cells with bit line pre-amplifier and main amplifier |
| WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2865762B2 (ja) | 1999-03-08 |
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