JPH02277340A - プロセッサ間接続方式 - Google Patents
プロセッサ間接続方式Info
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- JPH02277340A JPH02277340A JP1099503A JP9950389A JPH02277340A JP H02277340 A JPH02277340 A JP H02277340A JP 1099503 A JP1099503 A JP 1099503A JP 9950389 A JP9950389 A JP 9950389A JP H02277340 A JPH02277340 A JP H02277340A
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- 238000004891 communication Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 abstract description 9
- 230000005540 biological transmission Effects 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 102100026533 Cytochrome P450 1A2 Human genes 0.000 description 5
- 101000855342 Homo sapiens Cytochrome P450 1A2 Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 102100031476 Cytochrome P450 1A1 Human genes 0.000 description 1
- 101000941690 Homo sapiens Cytochrome P450 1A1 Proteins 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Data Exchanges In Wide-Area Networks (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、蓄積プログラム制御方式のマルチプロセッサ
システムに用いられるプロセッサ間接続方式に関する。
システムに用いられるプロセッサ間接続方式に関する。
従来、マルチプロセッサシステムのプロセッサ間接続方
式では、バス接続方式及びトークンリング接続方式が使
用されている。これらいずれの方式も１つの通信路を複
数のプロセッサで共用しており、どのプロセッサに通信
路を使用させるかを調整している。
式では、バス接続方式及びトークンリング接続方式が使
用されている。これらいずれの方式も１つの通信路を複
数のプロセッサで共用しており、どのプロセッサに通信
路を使用させるかを調整している。
第４図（ａ）はバス接続方式の構成図である。
第４図（ａ＞では、複数のプロセッサ（ＣＰ）１０〜１
ｎがバス８０を介しバスアクセス競合整理回路８１に接
続され構成されている。
ｎがバス８０を介しバスアクセス競合整理回路８１に接
続され構成されている。
第４図（ｂ）はバス接続方式の通信手順を説明するため
のシーケンスチャートである。第４図（ｂ）には、ＣＰ
ｌｏからＣＰ１２に情報転送する場合の例が示されてい
る。
のシーケンスチャートである。第４図（ｂ）には、ＣＰ
ｌｏからＣＰ１２に情報転送する場合の例が示されてい
る。
ＣＰＩＯはバスアクセス競合整理回路８１に対しバス８
０の使用要求を出し、これに対しバスアクセス競合整理
回路８１はバス８０が空いていることを確認しＣＰ１’
２に使用許可を出す。ＣＰｌｏはＣＰ１２へ情報を転送
した後ＣＰ１２から受信確認を受ける。そしてＣＰＩＯ
がバスアクセス競合整理回路８１に対しバス使用要求を
解除することにより、ＣＰｌｏのバス使用許可が解除さ
れる。このようにプロセッサ間通信を行うときには、バ
スの使用が他のプロセッサと重複しないように、バスア
クセス競合整理回路８１が、バスを使用させるプロセッ
サに対し使用許可を与え整理している。
０の使用要求を出し、これに対しバスアクセス競合整理
回路８１はバス８０が空いていることを確認しＣＰ１’
２に使用許可を出す。ＣＰｌｏはＣＰ１２へ情報を転送
した後ＣＰ１２から受信確認を受ける。そしてＣＰＩＯ
がバスアクセス競合整理回路８１に対しバス使用要求を
解除することにより、ＣＰｌｏのバス使用許可が解除さ
れる。このようにプロセッサ間通信を行うときには、バ
スの使用が他のプロセッサと重複しないように、バスア
クセス競合整理回路８１が、バスを使用させるプロセッ
サに対し使用許可を与え整理している。
第５図はトークンリング接続方式の構成図である。第５
図では、複数のプロセッサ１０〜１ｎがリング９１を介
して接続され構成されており、通常、トークンと呼ばれ
るデータを循環させている。
図では、複数のプロセッサ１０〜１ｎがリング９１を介
して接続され構成されており、通常、トークンと呼ばれ
るデータを循環させている。
第６図はトークンリング接続方式の通信手順を説明する
ためのフローチャートである。第６図にはＣＰＩＯとＣ
Ｐ１２間で通信情報の送受を行う場合が示されている。
ためのフローチャートである。第６図にはＣＰＩＯとＣ
Ｐ１２間で通信情報の送受を行う場合が示されている。
ＣＰＩＯは、１・−クン９０を受取るとまずトークン９
０の空きを確認した後、空いていたらＣＰ １．２宛の
通信情報をトークンにのせてからリング９１に送りなし
ている。
０の空きを確認した後、空いていたらＣＰ １．２宛の
通信情報をトークンにのせてからリング９１に送りなし
ている。
又、空いていない場合には、トークンが自ＣＰ宛かどう
かを確認した後、もしそうであれは通信情報を取出しト
ークンを空きにしてからリング９］に送り出している。
かを確認した後、もしそうであれは通信情報を取出しト
ークンを空きにしてからリング９］に送り出している。
上述した従来のプロセッサ間接続方式のうち、バス接続
方式ではプロセッサ間の線長制限が短く、転送速度があ
がると通信情報の送受のタイミングが厳しくなりバス使
用要求の競合整理が難しくなるという欠点があり、トー
クンリング接続方式では、プロセッサの接続数が多くな
ると急速に一台当りの転送量が落ち、ループ回路で情報
を送信しているので障害時の影響が大きいという欠点が
あった。
方式ではプロセッサ間の線長制限が短く、転送速度があ
がると通信情報の送受のタイミングが厳しくなりバス使
用要求の競合整理が難しくなるという欠点があり、トー
クンリング接続方式では、プロセッサの接続数が多くな
ると急速に一台当りの転送量が落ち、ループ回路で情報
を送信しているので障害時の影響が大きいという欠点が
あった。
本発明の目的は、線長制限、バス競合整理、転送能力低
下の問題を除去したプロセッサ間接続方式を提供するこ
とにある。
下の問題を除去したプロセッサ間接続方式を提供するこ
とにある。
本発明のプロセッサ間接続方式は、通信情報を固定長の
情報に分割しそれぞれに出線番号情報等を入れるヘッダ
部を有するセルを出力する送信回路と、相手側から送信
されたセルを一時蓄積し遅延変動を吸収するバッファ及
びセルの廃棄の有無を検出する検出回路を有する受信回
路とをプロセッサ内に設け、入線からのセルをヘッダ部
の情報に従って出線に振分ける非同期転送モードスイッ
チに複数の前記プロセッサを接続、し、各プロセッサは
出力されるセルのヘッダ部に相手側プロセッサ番号を設
定し、前記非同期転送モードスイッチが前記ヘッダ部に
指、定されたプロセッサ番号を参照識別し、該当のプロ
セッサに前記セルを送出するよう構成されている。
情報に分割しそれぞれに出線番号情報等を入れるヘッダ
部を有するセルを出力する送信回路と、相手側から送信
されたセルを一時蓄積し遅延変動を吸収するバッファ及
びセルの廃棄の有無を検出する検出回路を有する受信回
路とをプロセッサ内に設け、入線からのセルをヘッダ部
の情報に従って出線に振分ける非同期転送モードスイッ
チに複数の前記プロセッサを接続、し、各プロセッサは
出力されるセルのヘッダ部に相手側プロセッサ番号を設
定し、前記非同期転送モードスイッチが前記ヘッダ部に
指、定されたプロセッサ番号を参照識別し、該当のプロ
セッサに前記セルを送出するよう構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための接続方式の
ブロック図であり、複数のプロセッサ（ＣＰ）１０〜１
ｎが非同期転送モード（ＡＴＭ）スイッチ２０に接続さ
れ構成されている。ＡＴＭスイッチ２０は、入線からの
セルフ０．７３ （第３図）をヘッダ部７２．７５ （
第３図）の出線番号情報に従って出線に振分けることが
でき、数ビット／秒から１００Ｍビット／秒の幅広い速
度に対応できる。
ブロック図であり、複数のプロセッサ（ＣＰ）１０〜１
ｎが非同期転送モード（ＡＴＭ）スイッチ２０に接続さ
れ構成されている。ＡＴＭスイッチ２０は、入線からの
セルフ０．７３ （第３図）をヘッダ部７２．７５ （
第３図）の出線番号情報に従って出線に振分けることが
でき、数ビット／秒から１００Ｍビット／秒の幅広い速
度に対応できる。
第２図はプロセッサのブロック図であり、第２図に示す
ｃｐｉｏは、中央制御装置３０と、これに接・続され通
信情報を固定長の情報に分割しそれぞれに出線番号情報
等を入れるヘッダ部７２７５（第３図）を有するセルフ
０．７３ （第３図）、を出力する送信用ＡＴＭインタ
フェース回路５０と、ＡＴＭスイッチを介し自ＣＰ宛の
受信セルを一時蓄積し遅延変動を吸収するバッファ６１
及びバッファ６１からオーバフローしたセルがあったか
どうかセルの廃棄の有無を検出する検出器６２を有する
受信用ＡＴＭインタフェース回路６０と、中央制御装置
３０に接続された主記憶装置４０とを備えて構成されて
いる。ＣＰ１１〜１ｎも同様に構成されている。
ｃｐｉｏは、中央制御装置３０と、これに接・続され通
信情報を固定長の情報に分割しそれぞれに出線番号情報
等を入れるヘッダ部７２７５（第３図）を有するセルフ
０．７３ （第３図）、を出力する送信用ＡＴＭインタ
フェース回路５０と、ＡＴＭスイッチを介し自ＣＰ宛の
受信セルを一時蓄積し遅延変動を吸収するバッファ６１
及びバッファ６１からオーバフローしたセルがあったか
どうかセルの廃棄の有無を検出する検出器６２を有する
受信用ＡＴＭインタフェース回路６０と、中央制御装置
３０に接続された主記憶装置４０とを備えて構成されて
いる。ＣＰ１１〜１ｎも同様に構成されている。
中央制御装置３０は、送信情報及び相手先プロセッサ番
号情報を送信用ＡＴＭインタフェース回路５０へ送る。
号情報を送信用ＡＴＭインタフェース回路５０へ送る。
送信用ＡＴＭインタフェース回路５０は、送信情報を一
定長の情報に分割し、ヘッダ部７２．７５ （第３図）
に相手先プロセッサ番号を入れたセルの形式にしてＡＴ
Ｍスイッチ２０へ送り出す。ＡＴＭスイッチ２０から送
られてきたセルフ３．７０ （第３図）は、バッファ６
１に一時蓄積され遅延変動が吸収されると共に検出器６
２でセルの廃棄の有無がチエツクされる。廃棄が無けれ
ば受信された情報はまとめられて中央制御装置３０へ送
られ、廃棄がある場合には中央制御装置３０へその旨報
告し必要により再送要求が行われる。
定長の情報に分割し、ヘッダ部７２．７５ （第３図）
に相手先プロセッサ番号を入れたセルの形式にしてＡＴ
Ｍスイッチ２０へ送り出す。ＡＴＭスイッチ２０から送
られてきたセルフ３．７０ （第３図）は、バッファ６
１に一時蓄積され遅延変動が吸収されると共に検出器６
２でセルの廃棄の有無がチエツクされる。廃棄が無けれ
ば受信された情報はまとめられて中央制御装置３０へ送
られ、廃棄がある場合には中央制御装置３０へその旨報
告し必要により再送要求が行われる。
第３図は本発明の一実施例の通信手順を説明するための
ブロック図である。第３図には、ＣＰｌｏとＣＰ１２間
で情報を送受する場合が示されており、情報は通常複数
のセルに分割されるが、ここではそれぞれ情報Ａ及び情
報Ｂの１個のみか示されている。ＣＰｌｏから送られて
きたセルフ０とＣＰ１２から送られてきたセルフ３はＡ
ＴＭスイッチ２０に集めらる。ＡＴＭスイッチ２０は、
それぞれのセルフ０．７３のヘッダ部７２゜７５に示さ
れているプロセッサ番号（ＣＰ２．ＣＰＯ）を参照識別
し、セルフ３をＣＰＩＯに、セルフ０をＣＰ１２に振分
ける。
ブロック図である。第３図には、ＣＰｌｏとＣＰ１２間
で情報を送受する場合が示されており、情報は通常複数
のセルに分割されるが、ここではそれぞれ情報Ａ及び情
報Ｂの１個のみか示されている。ＣＰｌｏから送られて
きたセルフ０とＣＰ１２から送られてきたセルフ３はＡ
ＴＭスイッチ２０に集めらる。ＡＴＭスイッチ２０は、
それぞれのセルフ０．７３のヘッダ部７２゜７５に示さ
れているプロセッサ番号（ＣＰ２．ＣＰＯ）を参照識別
し、セルフ３をＣＰＩＯに、セルフ０をＣＰ１２に振分
ける。
ＡＴＭスイッチは、セルのヘッダ部の出線番号情報を参
照しセルを非同期的に所望の出線に導くように構成され
ており、プロセッサの性能向−Ｆ等により転送速度を改
善する必要がある場合には、送出セル数を多くすること
により容易に達成できる。又、ＡＴＭスイッチの１リン
ク当りの転送速度を越える場合には、複数リンクを接続
することにより同じインタフェースで容易に高速化が計
れる。更に低速の場合はセル数を少なくすることにより
数ビット／秒程度の低速も可能なことがらプロセッサの
みでなく、種々の低速のモジュール。
照しセルを非同期的に所望の出線に導くように構成され
ており、プロセッサの性能向−Ｆ等により転送速度を改
善する必要がある場合には、送出セル数を多くすること
により容易に達成できる。又、ＡＴＭスイッチの１リン
ク当りの転送速度を越える場合には、複数リンクを接続
することにより同じインタフェースで容易に高速化が計
れる。更に低速の場合はセル数を少なくすることにより
数ビット／秒程度の低速も可能なことがらプロセッサの
みでなく、種々の低速のモジュール。
装置とも接続することができ、極めて高い融通性がある
。接続プロセッサ数が増えた場合には、接続されるリン
ク数を単純に増やせばよい。
。接続プロセッサ数が増えた場合には、接続されるリン
ク数を単純に増やせばよい。
以上説明したように、本発明は、複数のプロセッサをＡ
ＴＭスイッチに接続し、プロセッサ内に送信情報をセル
の形式にする送信用ＡＴＭインタフェース回路と、受信
セルの一時蓄積を行うバッファ及び廃棄セルの検出を行
う検出回路をもつ受信ＡＴＭインタフェース回路とをも
つことにより、低速から超高速までの幅広い転送速度に
対応でき、接続されるプロセッサ数による転送能力の低
下、線長制限、バス競合整理の問題がないプロセッサ間
通信を提供できるという効果を有する。更に、幅広い情
報転送速度に対応できることから、ＡＴＭスイッチで構
成されるＡＴＭ交換網に接続される一般の通信機器のイ
ンタフェースと統一することも可能となるという効果も
ある。
ＴＭスイッチに接続し、プロセッサ内に送信情報をセル
の形式にする送信用ＡＴＭインタフェース回路と、受信
セルの一時蓄積を行うバッファ及び廃棄セルの検出を行
う検出回路をもつ受信ＡＴＭインタフェース回路とをも
つことにより、低速から超高速までの幅広い転送速度に
対応でき、接続されるプロセッサ数による転送能力の低
下、線長制限、バス競合整理の問題がないプロセッサ間
通信を提供できるという効果を有する。更に、幅広い情
報転送速度に対応できることから、ＡＴＭスイッチで構
成されるＡＴＭ交換網に接続される一般の通信機器のイ
ンタフェースと統一することも可能となるという効果も
ある。
第１図は本発明の一実施例を説明するための接続方式の
ブロック図、第２図はプロセッサのブロック図、第３図
は本発明の一実施例の通信手順を説明するためのブロッ
ク図、第４図（ａ）はバス接続方式の構成図、第４図（
ｂ）はバス接続方式の通信手順を説明するためのシーケ
ンスチャート、第５図はトークンリング接続方式の構成
図、第６図はトークンリング接続方式の通信手順を説明
するためのフローチャートである。 １０、１１ 、１２＝ 〜１ ｎ−＝−プロセッサ（Ｃ
Ｐ）、２０・・・・・・ＡＴＭスイッチ、３０・・・・
・中央制御装置、４０・・・・・・主記憶装置、５０・
・・・・・送信用ＡＴＭインタフェース回路、６０・・
・・・受信用ＡＴＭインタフェース回路、６１・・・・
・・バッファ、６２・・・・・・検出器、７０．７３・
・・・・・セル、７１・・・・・・情報Ａ、７２．７５
・・・・・・ヘッダ部、７４・・・・・情報Ｂ、８０・
・・・・・バス、８１・・・・・バスアクセス競合整理
回路、９０・・・・・・トークン、９１・・・・・・リ
ング。
ブロック図、第２図はプロセッサのブロック図、第３図
は本発明の一実施例の通信手順を説明するためのブロッ
ク図、第４図（ａ）はバス接続方式の構成図、第４図（
ｂ）はバス接続方式の通信手順を説明するためのシーケ
ンスチャート、第５図はトークンリング接続方式の構成
図、第６図はトークンリング接続方式の通信手順を説明
するためのフローチャートである。 １０、１１ 、１２＝ 〜１ ｎ−＝−プロセッサ（Ｃ
Ｐ）、２０・・・・・・ＡＴＭスイッチ、３０・・・・
・中央制御装置、４０・・・・・・主記憶装置、５０・
・・・・・送信用ＡＴＭインタフェース回路、６０・・
・・・受信用ＡＴＭインタフェース回路、６１・・・・
・・バッファ、６２・・・・・・検出器、７０．７３・
・・・・・セル、７１・・・・・・情報Ａ、７２．７５
・・・・・・ヘッダ部、７４・・・・・情報Ｂ、８０・
・・・・・バス、８１・・・・・バスアクセス競合整理
回路、９０・・・・・・トークン、９１・・・・・・リ
ング。
Claims (1)
- 通信情報を固定長の情報に分割しそれぞれに出線番号情
報等を入れるヘッダ部を有するセルを出力する送信回路
と、相手側から送信されたセルを一時蓄積し遅延変動を
吸収するバッファ及びセルの廃棄の有無を検出する検出
回路を有する受信回路とをプロセッサ内に設け、入線か
らのセルをヘッダ部の情報に従って出線に振分ける非同
期転送モードスイッチに複数の前記プロセッサを接続し
、各プロセッサは出力されるセルのヘッダ部に相手側プ
ロセッサ番号を設定し、前記非同期転送モードスイッチ
が前記ヘッダ部に指定されたプロセッサ番号を参照識別
し、該当のプロセッサに前記セルを送出することを特徴
とするプロセッサ間接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099503A JPH02277340A (ja) | 1989-04-18 | 1989-04-18 | プロセッサ間接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099503A JPH02277340A (ja) | 1989-04-18 | 1989-04-18 | プロセッサ間接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02277340A true JPH02277340A (ja) | 1990-11-13 |
Family
ID=14249075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099503A Pending JPH02277340A (ja) | 1989-04-18 | 1989-04-18 | プロセッサ間接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02277340A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278739A (ja) * | 1990-03-28 | 1991-12-10 | Sumitomo Electric Ind Ltd | ローカルエリアネットワーク |
| JPH05336126A (ja) * | 1992-02-04 | 1993-12-17 | Internatl Business Mach Corp <Ibm> | 分散データ処理システム |
| US6009095A (en) * | 1995-05-31 | 1999-12-28 | Nec Corporation | Digital PB exchanger with multi-processor control system using asynchronous transfer mode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112444A (ja) * | 1985-11-12 | 1987-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 音声伝送方式 |
-
1989
- 1989-04-18 JP JP1099503A patent/JPH02277340A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112444A (ja) * | 1985-11-12 | 1987-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 音声伝送方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278739A (ja) * | 1990-03-28 | 1991-12-10 | Sumitomo Electric Ind Ltd | ローカルエリアネットワーク |
| JPH05336126A (ja) * | 1992-02-04 | 1993-12-17 | Internatl Business Mach Corp <Ibm> | 分散データ処理システム |
| US6009095A (en) * | 1995-05-31 | 1999-12-28 | Nec Corporation | Digital PB exchanger with multi-processor control system using asynchronous transfer mode |
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