JPH0227832A - 位相補正回路 - Google Patents
位相補正回路Info
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- JPH0227832A JPH0227832A JP63177025A JP17702588A JPH0227832A JP H0227832 A JPH0227832 A JP H0227832A JP 63177025 A JP63177025 A JP 63177025A JP 17702588 A JP17702588 A JP 17702588A JP H0227832 A JPH0227832 A JP H0227832A
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- JP
- Japan
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- data string
- data
- outputs
- circuit
- phase
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
- H04L1/06—Arrangements for detecting or preventing errors in the information received by diversity reception using space diversity
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送路から入力するデータ列の位相を補正する
位相補正回路に関するものである。
位相補正回路に関するものである。
従来、複数のデータ列の位相を補正するには。
入力するデータ列それぞれに記憶回路を配置し。
記憶回路の入力部には書き込み制御回路を記憶回路の出
力部には読み出し制御回路を設け、記憶回路への書き込
みはデータ列ごとに書き込み制御回路によって行ない、
記憶回路の読みだし制御を順序だって行なってデータを
読み出すことにより位相差データを補正する方法がある
。
力部には読み出し制御回路を設け、記憶回路への書き込
みはデータ列ごとに書き込み制御回路によって行ない、
記憶回路の読みだし制御を順序だって行なってデータを
読み出すことにより位相差データを補正する方法がある
。
上述した従来の位相補正回路は、入力するデータ列ごと
に記憶回路や制御回路が必要となり。
に記憶回路や制御回路が必要となり。
回路規模が大きくなる欠点があった。又、記憶回路の入
力と出力をそれぞれ制御しなければならず回路動作が複
雑になると言う欠点もある。
力と出力をそれぞれ制御しなければならず回路動作が複
雑になると言う欠点もある。
本発明は従来のもののこのような欠点を解決しようとす
るもので９回路規模が小さく動作を簡略化した位相補正
回路を提供するものである。
るもので９回路規模が小さく動作を簡略化した位相補正
回路を提供するものである。
本発明によれば、伝送速度が同一である第１及び第２の
入力データ列を受け、互いに位相の合った第１及び第２
の出力データ列を出力する位相補正回路において、前記
第１及び第２の入力データ列を受け、該第１及び第２の
入力データ列から第１及び第２の同期信号を検出し、第
１及び第２のフレーム位置情報を出力する第１及び第２
の同期検出回路と、＠記憶１及び第２のフレーム位置情
報を受け、前記第１及び第２の入力データ列のうちどち
らのデータ列が進んでいるかを判定し１判定信号を出力
すると共に。
入力データ列を受け、互いに位相の合った第１及び第２
の出力データ列を出力する位相補正回路において、前記
第１及び第２の入力データ列を受け、該第１及び第２の
入力データ列から第１及び第２の同期信号を検出し、第
１及び第２のフレーム位置情報を出力する第１及び第２
の同期検出回路と、＠記憶１及び第２のフレーム位置情
報を受け、前記第１及び第２の入力データ列のうちどち
らのデータ列が進んでいるかを判定し１判定信号を出力
すると共に。
前記第１及び第２の入力データ列間の位相差を計数し９
位相差データを出力する判定回路と。
位相差データを出力する判定回路と。
前記第１及び第２の入力データ列及び前記判定信号を受
け、前記判定信号により位相の進んでいる。前記第１及
び第２の入力データ列の一方を、第１及び第２の出力端
の一方に出力し、前記第１及び第２の入力データ列の他
方を、前記第１及び第２の出力端の他方に出力する第１
の切替器と、前記第１及び第２の出力端の前記−方から
のデータ列を、前記位相差データによシ前記判定信号に
より決まる第１及び第２の出方端子に、前記第１及び第
２の出力データ列として出力する第２の切替器とを含む
ことを特徴とする位相補正回路が得られる。
け、前記判定信号により位相の進んでいる。前記第１及
び第２の入力データ列の一方を、第１及び第２の出力端
の一方に出力し、前記第１及び第２の入力データ列の他
方を、前記第１及び第２の出力端の他方に出力する第１
の切替器と、前記第１及び第２の出力端の前記−方から
のデータ列を、前記位相差データによシ前記判定信号に
より決まる第１及び第２の出方端子に、前記第１及び第
２の出力データ列として出力する第２の切替器とを含む
ことを特徴とする位相補正回路が得られる。
以下本発明について図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示すブロック図
である。
である。
第１図において、入力端子１からのデータ列ａは同期検
出回路３と切替器７に入力され、入力端子２からのデー
タ列すは同期検出回路４と切替器７に入力される。同期
検出回路３はデータ列ａの同期信号を検出してフレーム
位置情報ｃｆ判定回路５に出力する。同期検出回路４は
データ列すの同期信号を検出してフレーム位置情報ｄを
判定回路５に出力する。判定回路５はフレーム位置情報
ｃｏａｔ入力し９位相差データ信号ｅを遅延回路６に出
力すると共に、データ列ａ、ｂのどちらが進んでいるが
を判定した判定信号ｆを切替器７，８に出方する。切替
器７はデータ列ａ、ｂのうち判定信号ｆが示す位相が進
んでいるデータ列をデータ列ｇとして遅延回路６へ出力
すると共に位相の遅れているデータ列はそのままデータ
列１として切替器８に出力する。遅延回路６は入力デー
タ列ｇを位相差データ信号ｅに応じた位相差分遅延させ
データ列りとして切替器８に出力する。切替器８はデー
タ列り、ｉ金入力し、入力端子１に入力−されたデータ
列は出力端子９に、入力端子２に入力されたデータ列は
出力端子１ｏに出力するように判定信号ｆにより切替え
る。
出回路３と切替器７に入力され、入力端子２からのデー
タ列すは同期検出回路４と切替器７に入力される。同期
検出回路３はデータ列ａの同期信号を検出してフレーム
位置情報ｃｆ判定回路５に出力する。同期検出回路４は
データ列すの同期信号を検出してフレーム位置情報ｄを
判定回路５に出力する。判定回路５はフレーム位置情報
ｃｏａｔ入力し９位相差データ信号ｅを遅延回路６に出
力すると共に、データ列ａ、ｂのどちらが進んでいるが
を判定した判定信号ｆを切替器７，８に出方する。切替
器７はデータ列ａ、ｂのうち判定信号ｆが示す位相が進
んでいるデータ列をデータ列ｇとして遅延回路６へ出力
すると共に位相の遅れているデータ列はそのままデータ
列１として切替器８に出力する。遅延回路６は入力デー
タ列ｇを位相差データ信号ｅに応じた位相差分遅延させ
データ列りとして切替器８に出力する。切替器８はデー
タ列り、ｉ金入力し、入力端子１に入力−されたデータ
列は出力端子９に、入力端子２に入力されたデータ列は
出力端子１ｏに出力するように判定信号ｆにより切替え
る。
第２図に判定回路５の詳細な構成を示し説明する。
微分器５１はフレーム位置信号ｃｔ−人カし。
微分パルスｔ’６レジスタ５４．ＡＮＤゲート５６゜切
替器５７に出力する。微分器５２はフレーム位置情報ｄ
を入力し、微分パルスｍをレジスタ５５、ＡＮＤゲート
５６．切替器５７に出力する。レジスタ５３はフレーム
位置情報Ｃを微分パルスｍでサンプリングし判定信号ｆ
を出力する。レジスタ５４はフレーム位置情報ｄを微分
パルスｔでサンプリングし判定信号ｐを出力する。ＮＡ
ＮＤゲート５５は判定信号ｆ、ｐを入力し１両信号共に
同レベルならば同相と判定し。
替器５７に出力する。微分器５２はフレーム位置情報ｄ
を入力し、微分パルスｍをレジスタ５５、ＡＮＤゲート
５６．切替器５７に出力する。レジスタ５３はフレーム
位置情報Ｃを微分パルスｍでサンプリングし判定信号ｆ
を出力する。レジスタ５４はフレーム位置情報ｄを微分
パルスｔでサンプリングし判定信号ｐを出力する。ＮＡ
ＮＤゲート５５は判定信号ｆ、ｐを入力し１両信号共に
同レベルならば同相と判定し。
同相判定信号ｑを＠Ｌ′″レベルに、逆に判定信号ｆ、
ｐが互いに異レベルならば同相判定信号ｑｔ”Ｈ”レベ
ルにしてＡＮＤゲート５６に出力する。ＡＮＤゲート５
６は微分パルスｔ、 ｍ及び同相判定信号ｑを入力し、
同相判定信号ｑが“Ｈ″レベル時は微分パルスＬ、ｍを
合成した計数制御信号ｎを出力し９反対に同相判定信号
ｑが゛Ｌ″レベル時は計数制御信号ｎｉ”Ｌ”レベルに
固定する。計数器５８は、計数制御信号ｎがパルス状態
の時は、パルスに応じて計数動作を行ない計数結果信号
０を出力し。
ｐが互いに異レベルならば同相判定信号ｑｔ”Ｈ”レベ
ルにしてＡＮＤゲート５６に出力する。ＡＮＤゲート５
６は微分パルスｔ、 ｍ及び同相判定信号ｑを入力し、
同相判定信号ｑが“Ｈ″レベル時は微分パルスＬ、ｍを
合成した計数制御信号ｎを出力し９反対に同相判定信号
ｑが゛Ｌ″レベル時は計数制御信号ｎｉ”Ｌ”レベルに
固定する。計数器５８は、計数制御信号ｎがパルス状態
の時は、パルスに応じて計数動作を行ない計数結果信号
０を出力し。
計数制御信号ｎが“Ｌ”レベルの時は計数動作はせず計
数結果信号０を零にして出力する。切替器５７は微分パ
ルスｔ、ｍのうち判定信号ｆにより遅れているパルスを
計数結果プリセットパルスｒとしてレジスタ５９に出力
する。レジスタ５９は計数結果信号０を計数結果プリセ
ットパルスｒで記憶し９位相差データ信号ｅとして出力
する。
数結果信号０を零にして出力する。切替器５７は微分パ
ルスｔ、ｍのうち判定信号ｆにより遅れているパルスを
計数結果プリセットパルスｒとしてレジスタ５９に出力
する。レジスタ５９は計数結果信号０を計数結果プリセ
ットパルスｒで記憶し９位相差データ信号ｅとして出力
する。
次に、第３図、第４図の波形図を用いて動作の説明をす
る。
る。
第３図は第１図の動作波形図で、データ列ａ。
ｂの位相関係はデータ列ａがデータ列すよりも位相が進
んでいる。Ｃは同期検出回路３の出力のフレーム位置情
報で、データ列ａの先頭で立ち上がり、データ列ａの中
間で立ち下がりとなる方形波である。ｄは同期検出回路
４の出力のフレーム位置情報で、データ列すの先頭で立
ち上がり、データ列すの中間で立ち下がりとなる方形波
である。ｅは位相差データ信号で判定回路５によりフレ
ーム位置情報ｃ、ｄの位相差を計数した結果を示す信号
である。ｆは判定信号でデータ列ａがデータ列すよりも
進んでいる場合が、＠Ｈ″レベルに、データ列すがデー
タ列ａより進んでいる場合１Ｌｎレベルとなる信号であ
る。ｇは遅延回路６に入力するデータ列で。
んでいる。Ｃは同期検出回路３の出力のフレーム位置情
報で、データ列ａの先頭で立ち上がり、データ列ａの中
間で立ち下がりとなる方形波である。ｄは同期検出回路
４の出力のフレーム位置情報で、データ列すの先頭で立
ち上がり、データ列すの中間で立ち下がりとなる方形波
である。ｅは位相差データ信号で判定回路５によりフレ
ーム位置情報ｃ、ｄの位相差を計数した結果を示す信号
である。ｆは判定信号でデータ列ａがデータ列すよりも
進んでいる場合が、＠Ｈ″レベルに、データ列すがデー
タ列ａより進んでいる場合１Ｌｎレベルとなる信号であ
る。ｇは遅延回路６に入力するデータ列で。
判定信号ｆがＨ”レベル時はデータ列ａがデータ列ｇに
切替えられ９判定信号ｆが”Ｌ”レベル時はデータ列す
がデータ列ｇに切替えられる。ｉは切替器８に出力する
遅延を必要としないデータ列で９判定信号ｆが“Ｈ”レ
ベル時はデータ列すがデータ列１に切替えられ９判定信
号でが゛Ｌ″レベル時はデータ列ａがデータ列ｉに切替
えられる。ｈは遅延回路６の出力で。
切替えられ９判定信号ｆが”Ｌ”レベル時はデータ列す
がデータ列ｇに切替えられる。ｉは切替器８に出力する
遅延を必要としないデータ列で９判定信号ｆが“Ｈ”レ
ベル時はデータ列すがデータ列１に切替えられ９判定信
号でが゛Ｌ″レベル時はデータ列ａがデータ列ｉに切替
えられる。ｈは遅延回路６の出力で。
位相差データ信号ｅ分遅延しデータ列１と同位相である
。ｊは切替器８の一方の出力のデータ列で９判定信号ｆ
が”Ｈ″レベル時データ列りがデータ列ｊに切替えられ
１判定信号ｆが＠Ｌ″レベル時はデータ列１がデータ列
ｊに切替えられ出力端子９に出力される。ｋは切替器８
のもう一方の出力データ列で１判定信号ｆが＠Ｈ″レベ
ル時はデータ列１がデータ列ｋに切替えられ１判定信号
ｆが″′Ｌ″レベル時はデータ列りがデータ列ｋに切替
えられ出力端子１０Ｃは第１図における同期検出回路３
出力のデータ列ａのフレーム位置情報で、ｄは第１図に
おける同期検出回路４出力のデータ列すのフレである。
。ｊは切替器８の一方の出力のデータ列で９判定信号ｆ
が”Ｈ″レベル時データ列りがデータ列ｊに切替えられ
１判定信号ｆが＠Ｌ″レベル時はデータ列１がデータ列
ｊに切替えられ出力端子９に出力される。ｋは切替器８
のもう一方の出力データ列で１判定信号ｆが＠Ｈ″レベ
ル時はデータ列１がデータ列ｋに切替えられ１判定信号
ｆが″′Ｌ″レベル時はデータ列りがデータ列ｋに切替
えられ出力端子１０Ｃは第１図における同期検出回路３
出力のデータ列ａのフレーム位置情報で、ｄは第１図に
おける同期検出回路４出力のデータ列すのフレである。
ｍは微分器５２でフレーム位置情報ｄの立ち上がりエツ
ジを微分した微分パルスである。ｆはレジスタ５３でフ
レーム位置情報Ｃを微分パルスｍでサンプリングした判
定信号で。
ジを微分した微分パルスである。ｆはレジスタ５３でフ
レーム位置情報Ｃを微分パルスｍでサンプリングした判
定信号で。
データ列゛ａの位相がデータ列すの位相より進んでいる
場合は”Ｈ″レベル反対にデータ列すの位相がデータ列
ａの位相より進んでいる場合は１Ｌ″レベルとなる。ｐ
はフレーム位置情報ｄ′ｆｒ、微分パルスｔでサンプリ
ングした判定信号で９判定信号でとは逆にデータ列ａの
位相がデータ列すの位相より進んでいる場合は”Ｌ″レ
ベルデータ列すの位相がデータ列ａの位相より進んでい
る場合は”Ｈ”レベルとなる。ｑは同相判定信号で、Ｎ
ＡＮＤゲート５５に入力される判定信号ｆ、ｐが共に１
Ｈ”レベルならば同相として１Ｌ＃レベルに９判定信号
ｆ、ｐのうちどちらかが１Ｌ”レベルならば位相差有り
として１Ｈ″レベルとなる。ｎは計数器の計数範囲を示
す計数制御信号で、同相判定信号ｑが位相差有りを示す
＠Ｈ″レベルならば微分パルスｔと微分パルスｍ１合成
した信号となり、パルスとパルスの間が計数範囲となる
。逆に同相判定信号ｑがＬ”レベルならば計数制御信号
ｎは計数器５８の動作を停止させるため１Ｌ″レベルと
なる。０は計数器５８の計数結果信号で、計数制御信号
ｎがパルス状のときはそのパルスの間カウントして行き
、計数制御信号ｎが”Ｌ”レベルのときは零となる。ｒ
は計数結果信号０をレジスタ５９に記憶させるための計
数結果プリセットパルスで９判定信号ｆが“Ｈ”レベル
ならば切替器５．７により微分パルスｍが計数結果プリ
セットパルスｒとなフ９判定信号ｆが＠Ｌ″レベルなら
ば切替器５７により微分パルスｔが計数結果プリセット
パルスｒとなる。
場合は”Ｈ″レベル反対にデータ列すの位相がデータ列
ａの位相より進んでいる場合は１Ｌ″レベルとなる。ｐ
はフレーム位置情報ｄ′ｆｒ、微分パルスｔでサンプリ
ングした判定信号で９判定信号でとは逆にデータ列ａの
位相がデータ列すの位相より進んでいる場合は”Ｌ″レ
ベルデータ列すの位相がデータ列ａの位相より進んでい
る場合は”Ｈ”レベルとなる。ｑは同相判定信号で、Ｎ
ＡＮＤゲート５５に入力される判定信号ｆ、ｐが共に１
Ｈ”レベルならば同相として１Ｌ＃レベルに９判定信号
ｆ、ｐのうちどちらかが１Ｌ”レベルならば位相差有り
として１Ｈ″レベルとなる。ｎは計数器の計数範囲を示
す計数制御信号で、同相判定信号ｑが位相差有りを示す
＠Ｈ″レベルならば微分パルスｔと微分パルスｍ１合成
した信号となり、パルスとパルスの間が計数範囲となる
。逆に同相判定信号ｑがＬ”レベルならば計数制御信号
ｎは計数器５８の動作を停止させるため１Ｌ″レベルと
なる。０は計数器５８の計数結果信号で、計数制御信号
ｎがパルス状のときはそのパルスの間カウントして行き
、計数制御信号ｎが”Ｌ”レベルのときは零となる。ｒ
は計数結果信号０をレジスタ５９に記憶させるための計
数結果プリセットパルスで９判定信号ｆが“Ｈ”レベル
ならば切替器５．７により微分パルスｍが計数結果プリ
セットパルスｒとなフ９判定信号ｆが＠Ｌ″レベルなら
ば切替器５７により微分パルスｔが計数結果プリセット
パルスｒとなる。
ｅは位相差データ信号で、計数結果信号ｏｆ計数結果プ
リセットパルスｒでレジスタ５９に記憶させることによ
り位相差データ信号θとなる。
リセットパルスｒでレジスタ５９に記憶させることによ
り位相差データ信号θとなる。
以上説明したように本発明は、データ列間の位相差を検
出しその位相差で位相の進んでいるデータ列のみ遅延さ
せることにより、最小の回路規模で位相補正回路が実現
でき１回路動作全簡略化できる効果がある。
出しその位相差で位相の進んでいるデータ列のみ遅延さ
せることにより、最小の回路規模で位相補正回路が実現
でき１回路動作全簡略化できる効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図の判定回路５の一例の構成ブロック図、
第６図は第１図における一例の波形図。 第４図は第２図における一例の波形図である。 １．２・・・入力端子、５．４・・・同期検出回路。 ５・・・判定回路、・６・・・遅延回路、７，８・・・
切替器。 ９．１０・・・出力端子、５１．５２・・・微分器、５
３゜５４・・・レジスタ、５５・・・ＷＡＮＤゲート、
５６・・・ＡＮＤゲート、５７・・・切替器、５８・・
・計数器。 ５９・・・レジスタ、ａ、ｂ・・・データ列、ｃ、ｄ・
・・フレーム位置情報、ｅ・・・位相差データ信号、ｆ
・・・判定信号＝ ｇ＋）１，１．ｊｓｋ・・・データ
列、ｔ、ｍ・・・微分パルス、ｎ・・・計数制御信号、
０・・・計数結果信号、ｐ・・・判定信号、ｑ・・・同
相判定信号、ｒ・・・判定結果プリセットパルス。 手続補正書 （方式） ％式％ 事件の表示 昭和６３年特許願第１７７０２５号 ２゜ 発明の名称 位相補正回路 ３゜ 補正をする者 事件との関係
第６図は第１図における一例の波形図。 第４図は第２図における一例の波形図である。 １．２・・・入力端子、５．４・・・同期検出回路。 ５・・・判定回路、・６・・・遅延回路、７，８・・・
切替器。 ９．１０・・・出力端子、５１．５２・・・微分器、５
３゜５４・・・レジスタ、５５・・・ＷＡＮＤゲート、
５６・・・ＡＮＤゲート、５７・・・切替器、５８・・
・計数器。 ５９・・・レジスタ、ａ、ｂ・・・データ列、ｃ、ｄ・
・・フレーム位置情報、ｅ・・・位相差データ信号、ｆ
・・・判定信号＝ ｇ＋）１，１．ｊｓｋ・・・データ
列、ｔ、ｍ・・・微分パルス、ｎ・・・計数制御信号、
０・・・計数結果信号、ｐ・・・判定信号、ｑ・・・同
相判定信号、ｒ・・・判定結果プリセットパルス。 手続補正書 （方式） ％式％ 事件の表示 昭和６３年特許願第１７７０２５号 ２゜ 発明の名称 位相補正回路 ３゜ 補正をする者 事件との関係
Claims (1)
- １、伝送速度が同一である第１及び第２の入力データ列
を受け、互いに位相の合った第１及び第２の出力データ
列を出力する位相補正回路において、前記第１及び第２
の入力データ列を受け、該第１及び第２の入力データ列
から第１及び第２の同期信号を検出し、第１及び第２の
フレーム位置情報を出力する第１及び第２の同期検出回
路と、前記第１及び第２のフレーム位置情報を受け、前
記第１及び第２の入力データ列のうちどちらのデータ列
が進んでいるかを判定し、判定信号を出力すると共に、
前記第１及び第２の入力データ列間の位相差を計数し、
位相差データを出力する判定回路と、前記第１及び第２
の入力データ列及び前記判定信号を受け、前記判定信号
により位相の進んでいる、前記第１及び第２の入力デー
タ列の一方を、第１及び第２の出力端の一方に出力し、
前記第１及び第２の入力データ列の他方を、前記第１及
び第２の出力端の他方に出力する第１の切替器と、前記
第１及び第２の出力端の前記一方からのデータ列を、前
記位相差データにより示された位相差分だけ、遅延させ
て出力する遅延回路と、該遅延回路から出力されたデー
タ列及び前記第１及び第２の出力端の前記他方からのデ
ータ列を、前記判定信号により決まる第１及び第２の出
力端子に、前記第１及び第２の出力データ列として出力
する第２の切替器とを含むことを特徴とする位相補正回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177025A JPH0793616B2 (ja) | 1988-07-18 | 1988-07-18 | 位相補正回路 |
| CA000605897A CA1305758C (en) | 1988-07-18 | 1989-07-17 | Phase difference adjusting circuit |
| US07/381,598 US5012493A (en) | 1988-07-18 | 1989-07-18 | Phase difference-adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177025A JPH0793616B2 (ja) | 1988-07-18 | 1988-07-18 | 位相補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227832A true JPH0227832A (ja) | 1990-01-30 |
| JPH0793616B2 JPH0793616B2 (ja) | 1995-10-09 |
Family
ID=16023840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177025A Expired - Lifetime JPH0793616B2 (ja) | 1988-07-18 | 1988-07-18 | 位相補正回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5012493A (ja) |
| JP (1) | JPH0793616B2 (ja) |
| CA (1) | CA1305758C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267072A (en) * | 1991-05-20 | 1993-11-30 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Dual frequency optical carrier technique for transmission of reference frequencies in dispersive media |
| US5666660A (en) * | 1991-05-31 | 1997-09-09 | Telefunken | System for receiving a radio signal including multiple receiving units |
| US5504786A (en) * | 1993-10-05 | 1996-04-02 | Pacific Communication Sciences, Inc. | Open loop phase estimation methods and apparatus for coherent combining of signals using spatially diverse antennas in mobile channels |
| US5442636A (en) * | 1993-12-14 | 1995-08-15 | At&T Corp. | Circuit and method for alignment of digital information packets |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106649A (ja) * | 1987-10-20 | 1989-04-24 | Fujitsu Ltd | 遅延補正回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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