JPH0227858B2 - - Google Patents
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- JPH0227858B2 JPH0227858B2 JP57022353A JP2235382A JPH0227858B2 JP H0227858 B2 JPH0227858 B2 JP H0227858B2 JP 57022353 A JP57022353 A JP 57022353A JP 2235382 A JP2235382 A JP 2235382A JP H0227858 B2 JPH0227858 B2 JP H0227858B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- mismatch
- synchronization
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はフレーム同期保護回路、特にデイジタ
ル伝送に用いられるフレーム同期回路におけるビ
ツト誤りによる誤同期外れ、または擬似同期によ
る誤同期引込みを防止するフレーム同期保護回路
に関す。
ル伝送に用いられるフレーム同期回路におけるビ
ツト誤りによる誤同期外れ、または擬似同期によ
る誤同期引込みを防止するフレーム同期保護回路
に関す。
第１図は本発明の対象となるフレーム同期保護
回路に入力される回線データのフレーム構成例を
示す図である。第１図において、所定の周期で繰
返される各フレームＦの先頭にフレーム同期パル
スＳが存在する。該フレーム同期パルスＳは連続
するフレームＦ毎に論理値０および１を交互に示
すことにより、フレーム同期回路において他のデ
ータパルスＤと区別する。然し、データパルスＤ
と言えども一時的にフレーム同期パルスＳと同一
パターン（以後フレーム同期パターンと称す）を
呈する場合があり、擬似同期防止のために充分多
フレームにわたつてフレーム同期パルスＳを識別
する、所謂前方保護が必要となる。また一旦識別
されたフレーム同期パルスＳがビツト誤りにより
一時的に同期パターンから外れた場合には、間も
無く回復するものであり、直ちに同期外れと誤認
してフレーム同期パルスＳを識別し直すことを防
止する所謂後方保護が必要となる。この種前方保
護および後方保護の一方法として、所定フレーム
数連続してフレーム同期パターンと一致したパル
スをフレーム同期パルスＳと識別し（同期引込
み）また一旦フレーム同期パルスＳを見做された
パルスが、所定フレーム数連続してフレーム同期
パターンと相違した場合に初めて同期外れと判断
するものが公知であるが、かゝる方法によれば稀
に発生する一致および不一致により同期引込みお
よび同期外れの検出に長時間を要し、特に擬似同
期を生じ易いバータパルスＤを含む回線には不適
当である。
回路に入力される回線データのフレーム構成例を
示す図である。第１図において、所定の周期で繰
返される各フレームＦの先頭にフレーム同期パル
スＳが存在する。該フレーム同期パルスＳは連続
するフレームＦ毎に論理値０および１を交互に示
すことにより、フレーム同期回路において他のデ
ータパルスＤと区別する。然し、データパルスＤ
と言えども一時的にフレーム同期パルスＳと同一
パターン（以後フレーム同期パターンと称す）を
呈する場合があり、擬似同期防止のために充分多
フレームにわたつてフレーム同期パルスＳを識別
する、所謂前方保護が必要となる。また一旦識別
されたフレーム同期パルスＳがビツト誤りにより
一時的に同期パターンから外れた場合には、間も
無く回復するものであり、直ちに同期外れと誤認
してフレーム同期パルスＳを識別し直すことを防
止する所謂後方保護が必要となる。この種前方保
護および後方保護の一方法として、所定フレーム
数連続してフレーム同期パターンと一致したパル
スをフレーム同期パルスＳと識別し（同期引込
み）また一旦フレーム同期パルスＳを見做された
パルスが、所定フレーム数連続してフレーム同期
パターンと相違した場合に初めて同期外れと判断
するものが公知であるが、かゝる方法によれば稀
に発生する一致および不一致により同期引込みお
よび同期外れの検出に長時間を要し、特に擬似同
期を生じ易いバータパルスＤを含む回線には不適
当である。
第２図は以上の点を改善した従来あるフレーム
同期保護回路の一例を示す図である。第２図にお
いて、端子９から入力される回線データは一致検
出回路１１および不一致検出回路２１において同
期パターン発生回路２から供給される同期パター
ンと比較され、一致すれば一致検出回路１１から
一致パルスが出力され、一致しなければ不一致検
出パルス２１から不一致パルスが出力される。該
一致パルスおよび不一致パルスは、フレームパル
ス発生回路８により制御されるゲート１１０およ
び２１０を経由して、各フレームＦ（第１図）の
特定位置のパルス（例えばデータパルスDi）に
関するものが抽出され、それぞれ一致計数回路１
３および不一致計数回路２３により計数される。
各計数値はそれぞれ比較回路１６および２６によ
りしきい値発生回路１５から供給される所定のし
きい値と比較され、何れか一方の計数値が対応す
るしきい値を越えると、比較回路１６または２６
から比較出力が送出され、ゲート１１１を介して
一致計数回路１３および不一致計数回路２３をそ
れぞれリセツトする。また前記比較出力は制御回
路１７にも導びかれる。該制御装置１７は、比較
回路２６からの比較出力を受領した場合には、デ
ータパルスDiはフレーム同期パルスと見做さず、
フレームパルス発生回路８に、次の位置のパルス
（例えばデータパルスDi＋１）に関する一致パル
スおよび不一致パルスを抽出する様、ゲート１１
０および２１０を制御させる。以下同様にして、
フレーム同期パルスＳについて一致パルスおよび
不一致パルスの計数および比較が行われ、比較回
路１６から比較出力が送出されると、制御回路は
同期引込みが完了したとして、フレームパルス発
生回路８のゲート１１０および２１０に対する制
御を固定させる。以後フレーム同期パルスＳに対
し一致パルスおよび不一致パルスの計数および比
較が継続して行われ、仮にビツト誤り等により一
時不一致パルスが発生しても、比較回路２６が先
に比較出力を送出せぬ限り、同期外れとなること
は避けられる。
同期保護回路の一例を示す図である。第２図にお
いて、端子９から入力される回線データは一致検
出回路１１および不一致検出回路２１において同
期パターン発生回路２から供給される同期パター
ンと比較され、一致すれば一致検出回路１１から
一致パルスが出力され、一致しなければ不一致検
出パルス２１から不一致パルスが出力される。該
一致パルスおよび不一致パルスは、フレームパル
ス発生回路８により制御されるゲート１１０およ
び２１０を経由して、各フレームＦ（第１図）の
特定位置のパルス（例えばデータパルスDi）に
関するものが抽出され、それぞれ一致計数回路１
３および不一致計数回路２３により計数される。
各計数値はそれぞれ比較回路１６および２６によ
りしきい値発生回路１５から供給される所定のし
きい値と比較され、何れか一方の計数値が対応す
るしきい値を越えると、比較回路１６または２６
から比較出力が送出され、ゲート１１１を介して
一致計数回路１３および不一致計数回路２３をそ
れぞれリセツトする。また前記比較出力は制御回
路１７にも導びかれる。該制御装置１７は、比較
回路２６からの比較出力を受領した場合には、デ
ータパルスDiはフレーム同期パルスと見做さず、
フレームパルス発生回路８に、次の位置のパルス
（例えばデータパルスDi＋１）に関する一致パル
スおよび不一致パルスを抽出する様、ゲート１１
０および２１０を制御させる。以下同様にして、
フレーム同期パルスＳについて一致パルスおよび
不一致パルスの計数および比較が行われ、比較回
路１６から比較出力が送出されると、制御回路は
同期引込みが完了したとして、フレームパルス発
生回路８のゲート１１０および２１０に対する制
御を固定させる。以後フレーム同期パルスＳに対
し一致パルスおよび不一致パルスの計数および比
較が継続して行われ、仮にビツト誤り等により一
時不一致パルスが発生しても、比較回路２６が先
に比較出力を送出せぬ限り、同期外れとなること
は避けられる。
以上の説明から明らかな如く、第２図に示され
る従来あるフレーム同期保護回路においては、同
期引込みおよび同期外れの検出は、一致パルスお
よび不一致パルスの計数および比較により判定さ
れるので、稀に発生する一致パルスおよび不一致
パルスにより同期引込および同期外れの検出が長
びくことが防止される。然し該フレーム同期保護
回路は一致パルスおよび不一致パルスを常時並行
して計数および比較するため、計数回路等が２種
類必要となり、当該フレーム同期保護回路の経済
性を損なう恐れがある。なお、類似の前方保護お
よび後方保護原理をアナログ積分回路により実現
することも公知であるが、その他がデイジタル論
理回路で構成されているフレーム同期回路にとつ
ては親和性に乏しい。
る従来あるフレーム同期保護回路においては、同
期引込みおよび同期外れの検出は、一致パルスお
よび不一致パルスの計数および比較により判定さ
れるので、稀に発生する一致パルスおよび不一致
パルスにより同期引込および同期外れの検出が長
びくことが防止される。然し該フレーム同期保護
回路は一致パルスおよび不一致パルスを常時並行
して計数および比較するため、計数回路等が２種
類必要となり、当該フレーム同期保護回路の経済
性を損なう恐れがある。なお、類似の前方保護お
よび後方保護原理をアナログ積分回路により実現
することも公知であるが、その他がデイジタル論
理回路で構成されているフレーム同期回路にとつ
ては親和性に乏しい。
本発明の目的は、前述の如き従来あるフレーム
同期保護回路の欠点を除去し、デイジタル論理回
路の親和性を損なうこと無く、経済的にフレーム
同期保護回路を実現することにある。
同期保護回路の欠点を除去し、デイジタル論理回
路の親和性を損なうこと無く、経済的にフレーム
同期保護回路を実現することにある。
この目的は、回線データからフレーム周期で抽
出したビツト列と、予め定められたフレーム同期
パターンと比較し、外部からの指定に基づき、一
致検出回数および不一致検出回数の何れか一方を
計数する計数回路と、前記計数回路を所定の周期
でリセツトするリセツト手段と、前記計数回路が
計数する一致検出回数または不一致検出回数をそ
れぞれ予め定められているしきい値と比較し、前
記一致検出回数が前記しきい値を越えた場合に、
前記計数回路に不一致検出回数の計数を指定し、
前記不一致検出回数が前記しきい値を越えた場合
に、前記計数回路に一致検出回数の計数を指定す
る判定回路とを設けることにより達成される。
出したビツト列と、予め定められたフレーム同期
パターンと比較し、外部からの指定に基づき、一
致検出回数および不一致検出回数の何れか一方を
計数する計数回路と、前記計数回路を所定の周期
でリセツトするリセツト手段と、前記計数回路が
計数する一致検出回数または不一致検出回数をそ
れぞれ予め定められているしきい値と比較し、前
記一致検出回数が前記しきい値を越えた場合に、
前記計数回路に不一致検出回数の計数を指定し、
前記不一致検出回数が前記しきい値を越えた場合
に、前記計数回路に一致検出回数の計数を指定す
る判定回路とを設けることにより達成される。
以下、本発明の一実施例を第３図および第４図
により説明する。第３図は本発明の一実施例によ
るフレーム同期保護回路を示す図であり、第４図
は第３図における各種信号のシーケンスを例示す
る図である。なお全図を通じて同一符号は同一対
象を示す。今当該フレーム同期保護回路が同期外
れの状態にあるとする。制御回路７は一致／不一
致検出回路１に信号を送り、端子９から入力され
る回線データが同期パターン発生回路２から供給
されるフレーム同期パターンと一致した時に一致
パルスを送出する様設定する。該一致パルスはフ
レームパルス発生回路８により制御されるゲート
１０を経由して、各フレームの特定位置のパルス
（例えば第１図におけるデータパルスDi）に関す
る一致パルスP10が抽出され、計数回路３により
計数される。該計数回路３は、リセツトパルス発
生回路４から供給されるリセツトパルスP4によ
り８フレーム周期でリセツトされる。また該計数
回路３の計数値C3は比較回路６によりしきい値
発生回路５から供給されるしきい値C5と比較さ
れ、計数値C3がしきい値C5を越えると比較出力
P6が送出される。第４図において、計数値C3は
時点t0に生ずるリセツトパルスP4により０にリセ
ツトされる。一致パルスP10は時点t2，t6およびt7
（隣接する時点の間隔は１フレームＦ）に発生し、
計数値C3は時点t7で３に達する。第４図において
は、しきい値C5は５に設定されているので、計
数値C3は未だしきい値C5を越えず、比較出力P6
は送出されない。時点t8にリセツトパルスP4が再
び生じ、計数値C3は再び０にリセツトされる。
一方制御回路７は時点t0乃至t8間に比較出力P6が
送出されぬため、フレームパルス発生回路８に信
号を送り、次の位置のパルス（例えばデータパル
スDi＋１）に関する一致パルスP10を抽出する
様、ゲートＧ１０を制御させる。今回は一致パル
スP10は時点t9，t10，t11，t13，t14およびt15に発生
するので、計数値C3は時点t14に５、時点t15に６
に達する。その結果比較出力P6は時点t15に送出
される。該比較出力P6を受領した制御回路７は
同期引込みが完了したとして、フレームパルス発
生回路８のゲート１０に対する制御を固定させ、
また一致／不一致検出回路１としきい値発生回路
５に信号を送り、一致／不一致検出回路１は回線
データがフレーム同期パターンと一致しなかつた
時に不一致パルスを送出する様設定し、またしき
い値発生回路５はしきい値C5′を出力する様設定
する。該不一致パルスはゲート１０によりデータ
パルスDi＋１に関する不一致パルスP10′のみが抽
出され、計数回路３により計数される。該計数回
路３の計数値C3は比較回路６によりしきい値
C5′と比較され、計数値C3がしきい値C5′を越える
と比較出力P6が送出される。第４図において計
数値C3は、時点t16に発生するリセツトパルスP4
により０にリセツトされ、時点t18およびt23に発
生する不一致パルスP10′により２に達する。第４
図においては、しきい値C5′は４に設定されてい
るので、計数値C3は未だしきい値C5′を越えず、
比較出力P6は送出されない。計数値Ｃは時点t24
に生ずるリセツトパルスP4により再び０にリセ
ツトされる。なお制御回路７は時点t16乃至t24間
に比較出力P6が送出されぬため、未だ同期引込
み状態に在るとして、フレームパルス発生回路８
のゲート１０に対する制御を現状維持させる。更
に計数値C3は時点t24，t26，t28，t29およびt31に発
生する不一致パルスP10′によりt29に４、時点t31に
５に達する。その結果比較出力P6は時点t31に送
出される。該比較出力P6を受領した制御回路７
は、同期外れが発生したとして一致／不一致検出
回路１およびしきい値発生回路５に送出中の信号
を停止し、一致／不一致検出回路１には再び一致
パルスの送出状態に、またしきい値発生回路５に
は再びしきい値C5の送出状態に設定し、更にフ
レームパルス発生回路８に信号を送り、次のパル
ス位置（例えばデータパルスDi＋２）に関する
一致パルスP10を抽出する様ゲート１０を制御さ
せ、再び同期引込み動作を開始する。
により説明する。第３図は本発明の一実施例によ
るフレーム同期保護回路を示す図であり、第４図
は第３図における各種信号のシーケンスを例示す
る図である。なお全図を通じて同一符号は同一対
象を示す。今当該フレーム同期保護回路が同期外
れの状態にあるとする。制御回路７は一致／不一
致検出回路１に信号を送り、端子９から入力され
る回線データが同期パターン発生回路２から供給
されるフレーム同期パターンと一致した時に一致
パルスを送出する様設定する。該一致パルスはフ
レームパルス発生回路８により制御されるゲート
１０を経由して、各フレームの特定位置のパルス
（例えば第１図におけるデータパルスDi）に関す
る一致パルスP10が抽出され、計数回路３により
計数される。該計数回路３は、リセツトパルス発
生回路４から供給されるリセツトパルスP4によ
り８フレーム周期でリセツトされる。また該計数
回路３の計数値C3は比較回路６によりしきい値
発生回路５から供給されるしきい値C5と比較さ
れ、計数値C3がしきい値C5を越えると比較出力
P6が送出される。第４図において、計数値C3は
時点t0に生ずるリセツトパルスP4により０にリセ
ツトされる。一致パルスP10は時点t2，t6およびt7
（隣接する時点の間隔は１フレームＦ）に発生し、
計数値C3は時点t7で３に達する。第４図において
は、しきい値C5は５に設定されているので、計
数値C3は未だしきい値C5を越えず、比較出力P6
は送出されない。時点t8にリセツトパルスP4が再
び生じ、計数値C3は再び０にリセツトされる。
一方制御回路７は時点t0乃至t8間に比較出力P6が
送出されぬため、フレームパルス発生回路８に信
号を送り、次の位置のパルス（例えばデータパル
スDi＋１）に関する一致パルスP10を抽出する
様、ゲートＧ１０を制御させる。今回は一致パル
スP10は時点t9，t10，t11，t13，t14およびt15に発生
するので、計数値C3は時点t14に５、時点t15に６
に達する。その結果比較出力P6は時点t15に送出
される。該比較出力P6を受領した制御回路７は
同期引込みが完了したとして、フレームパルス発
生回路８のゲート１０に対する制御を固定させ、
また一致／不一致検出回路１としきい値発生回路
５に信号を送り、一致／不一致検出回路１は回線
データがフレーム同期パターンと一致しなかつた
時に不一致パルスを送出する様設定し、またしき
い値発生回路５はしきい値C5′を出力する様設定
する。該不一致パルスはゲート１０によりデータ
パルスDi＋１に関する不一致パルスP10′のみが抽
出され、計数回路３により計数される。該計数回
路３の計数値C3は比較回路６によりしきい値
C5′と比較され、計数値C3がしきい値C5′を越える
と比較出力P6が送出される。第４図において計
数値C3は、時点t16に発生するリセツトパルスP4
により０にリセツトされ、時点t18およびt23に発
生する不一致パルスP10′により２に達する。第４
図においては、しきい値C5′は４に設定されてい
るので、計数値C3は未だしきい値C5′を越えず、
比較出力P6は送出されない。計数値Ｃは時点t24
に生ずるリセツトパルスP4により再び０にリセ
ツトされる。なお制御回路７は時点t16乃至t24間
に比較出力P6が送出されぬため、未だ同期引込
み状態に在るとして、フレームパルス発生回路８
のゲート１０に対する制御を現状維持させる。更
に計数値C3は時点t24，t26，t28，t29およびt31に発
生する不一致パルスP10′によりt29に４、時点t31に
５に達する。その結果比較出力P6は時点t31に送
出される。該比較出力P6を受領した制御回路７
は、同期外れが発生したとして一致／不一致検出
回路１およびしきい値発生回路５に送出中の信号
を停止し、一致／不一致検出回路１には再び一致
パルスの送出状態に、またしきい値発生回路５に
は再びしきい値C5の送出状態に設定し、更にフ
レームパルス発生回路８に信号を送り、次のパル
ス位置（例えばデータパルスDi＋２）に関する
一致パルスP10を抽出する様ゲート１０を制御さ
せ、再び同期引込み動作を開始する。
以上の説明から明らかな如く、本実施例によれ
ば前方保護は８フレーム周期内に一致パルスP10
が所定しきい値C5（＝５）以上発生した場合に同
期引込みとすることにより行われ、また後方保護
は８フレーム周期内に不一致パルスP10′が所定し
きい値C5′（＝４）以上発生した場合に同期外れと
することにより行われ、稀に発生する一致パルス
P10および不一致パルスP10′の欠落により同期引
込みおよび同期外れの検出が長びくことは避けら
れ、然も計数回路３等の構成要素は前方保護およ
び後方保護の段階に切替え共用されるもので１組
設ければ済む。
ば前方保護は８フレーム周期内に一致パルスP10
が所定しきい値C5（＝５）以上発生した場合に同
期引込みとすることにより行われ、また後方保護
は８フレーム周期内に不一致パルスP10′が所定し
きい値C5′（＝４）以上発生した場合に同期外れと
することにより行われ、稀に発生する一致パルス
P10および不一致パルスP10′の欠落により同期引
込みおよび同期外れの検出が長びくことは避けら
れ、然も計数回路３等の構成要素は前方保護およ
び後方保護の段階に切替え共用されるもので１組
設ければ済む。
なお、第３図および第４図はあく迄本発明の一
実施例に過ぎず、例えばリセツトパルスP4の周
期、しきい値C5およびC5′の値は図示されるもの
に限されることは無く、他の任意の値の場合にも
本発明の効果は変らない。またフレーム同期保護
回路の構成は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変らない。更に本発明の対
象とする回線データは第１図に示されるものに限
定されぬことは言う迄もない。
実施例に過ぎず、例えばリセツトパルスP4の周
期、しきい値C5およびC5′の値は図示されるもの
に限されることは無く、他の任意の値の場合にも
本発明の効果は変らない。またフレーム同期保護
回路の構成は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変らない。更に本発明の対
象とする回線データは第１図に示されるものに限
定されぬことは言う迄もない。
以上、本発明によれば、デイジタル伝送に用い
られるフレーム同期回路におけるフレーム同期保
護回路がデイジタル論理回路を用いて経済的に実
現することが出来る。
られるフレーム同期回路におけるフレーム同期保
護回路がデイジタル論理回路を用いて経済的に実
現することが出来る。
第１図は本発明の対象となるフレーム同期保護
回路に入力される回線データのフレーム構成例を
示す図、第２図は従来あるフレーム同期保護回路
の一例を示す図、第３図は本発明の一実施例によ
るフレーム同期保護回路を示す図、第４図は第３
図における各種信号のシーケンスを例示する図で
ある。 図において、Ｆはフレーム、Ｓはフレーム同期
パルス、Ｄ，DiおよびDi＋１はデータパルス、
１は一致／不一致検出回路、１１は一致検出回
路、２１は不一致検出回路、２は同期パターン発
生回路、３は計数回路、１３は一致計数回路、２
３は不一致計数回路、４はリセツトパルス発生回
路、５および１５はしきい値発生回路、６，１６
および２６は比較回路、７および１７は制御回
路、８はフレームパルス発生回路、９は端子、１
０，１１０，１１１および２１０はゲート、P10
は一致パルス、P10′は不一致パルス、P4はリセツ
トパルス、C3は計数値、C5およびC5′はしきい値、
P6は比較出力、を示す。
回路に入力される回線データのフレーム構成例を
示す図、第２図は従来あるフレーム同期保護回路
の一例を示す図、第３図は本発明の一実施例によ
るフレーム同期保護回路を示す図、第４図は第３
図における各種信号のシーケンスを例示する図で
ある。 図において、Ｆはフレーム、Ｓはフレーム同期
パルス、Ｄ，DiおよびDi＋１はデータパルス、
１は一致／不一致検出回路、１１は一致検出回
路、２１は不一致検出回路、２は同期パターン発
生回路、３は計数回路、１３は一致計数回路、２
３は不一致計数回路、４はリセツトパルス発生回
路、５および１５はしきい値発生回路、６，１６
および２６は比較回路、７および１７は制御回
路、８はフレームパルス発生回路、９は端子、１
０，１１０，１１１および２１０はゲート、P10
は一致パルス、P10′は不一致パルス、P4はリセツ
トパルス、C3は計数値、C5およびC5′はしきい値、
P6は比較出力、を示す。
Claims (1)
- １ 回線データからフレーム周期で抽出したビツ
ト列と、予め定められたフレーム同期パターンと
比較し、外部からの指定に基づき、一致検出回数
および不一致検出回数の何れか一方を計数する計
数回路と、前記計数回路を所定の周期でリセツト
するリセツト手段と、前記計数回路が計数する一
致検出回数または不一致検出回数をそれぞれ予め
定められているしきい値と比較し、前記一致検出
回数が前記しきい値を越えた場合に、前記計数回
路に不一致検出回数の計数を指定し、前記不一致
検出回数が前記しきい値を越えた場合に、前記計
数回路に一致検出回数の計数を指定する判定回路
とを設けることを特徴とするフレーム同期保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022353A JPS58139540A (ja) | 1982-02-15 | 1982-02-15 | フレ−ム同期保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022353A JPS58139540A (ja) | 1982-02-15 | 1982-02-15 | フレ−ム同期保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139540A JPS58139540A (ja) | 1983-08-18 |
| JPH0227858B2 true JPH0227858B2 (ja) | 1990-06-20 |
Family
ID=12080280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022353A Granted JPS58139540A (ja) | 1982-02-15 | 1982-02-15 | フレ−ム同期保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139540A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3229079A1 (de) * | 1982-08-04 | 1984-02-09 | Bayer Ag, 5090 Leverkusen | Formmassen aus vinylchloridpolymerisat, pfropfpolymeren und polymeren weichmachern mit hoher alterungsbestaendigkeit |
| JPH0377446A (ja) * | 1989-08-19 | 1991-04-03 | Fujitsu Ltd | 前方後方保護カウンタ |
| CN118677568B (zh) * | 2020-04-10 | 2025-05-02 | 华为技术有限公司 | 码字同步方法、接收器、网络设备及网络系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430244A (en) * | 1977-08-12 | 1979-03-06 | Konishi Kk | Gel composition |
-
1982
- 1982-02-15 JP JP57022353A patent/JPS58139540A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139540A (ja) | 1983-08-18 |
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