JPH02282836A - スキャンイン／スキャンアウト制御方式 - Google Patents
スキャンイン／スキャンアウト制御方式Info
- Publication number
- JPH02282836A JPH02282836A JP1103509A JP10350989A JPH02282836A JP H02282836 A JPH02282836 A JP H02282836A JP 1103509 A JP1103509 A JP 1103509A JP 10350989 A JP10350989 A JP 10350989A JP H02282836 A JPH02282836 A JP H02282836A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- logic circuit
- flip
- out control
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野］
本発明は、シフト方式によりデータの入出力手段を構成
する論理回路の入出力を制御するスキャンイン／スキャ
ンアウト制御方式に関する。
する論理回路の入出力を制御するスキャンイン／スキャ
ンアウト制御方式に関する。
［従来の技術］
近年半導体技術の進歩に伴い、装置を小型化高性能化及
び省エネ化するため、ＬＳＩを多数使用した装置ができ
てきた。これらのＬＳＩを構成する論理回路は、アンド
ゲート、オアゲート、ナントゲート、ノアゲートのよう
な組合せ回路素子と、レジスタ、ラッチ回路、フリップ
フロップのような順序回路素子を多数使用し、相互に接
続し回路設計がなされている。また、これらのＬＳＩを
多数使用した装置の診断および故障位置の指摘を容易に
するため、フリップフロップ（Ｆ Ｆ）をシリアルに接
続し、スキャンイン／スキャンアウトするシフト方式が
論理回路に導入されている。
び省エネ化するため、ＬＳＩを多数使用した装置ができ
てきた。これらのＬＳＩを構成する論理回路は、アンド
ゲート、オアゲート、ナントゲート、ノアゲートのよう
な組合せ回路素子と、レジスタ、ラッチ回路、フリップ
フロップのような順序回路素子を多数使用し、相互に接
続し回路設計がなされている。また、これらのＬＳＩを
多数使用した装置の診断および故障位置の指摘を容易に
するため、フリップフロップ（Ｆ Ｆ）をシリアルに接
続し、スキャンイン／スキャンアウトするシフト方式が
論理回路に導入されている。
このように構成された装置は、システムの制御及び監視
を行うサービスプロセッサに接続され、前記サービスプ
ロセッサにより装置のＦＦの状態を読出し２あるいはＦ
Ｆへの書込みが行なわれていた。
を行うサービスプロセッサに接続され、前記サービスプ
ロセッサにより装置のＦＦの状態を読出し２あるいはＦ
Ｆへの書込みが行なわれていた。
上述した従来の方法は、システムが固定していル場合ハ
良いが１通信制御装置のようにシステムによって１６回
線、１２回線、８回線、または４同線モデルというよう
に複数のモデルがあり、当然ながら各モデルによりスキ
ャンパス長が異なるものがある。
良いが１通信制御装置のようにシステムによって１６回
線、１２回線、８回線、または４同線モデルというよう
に複数のモデルがあり、当然ながら各モデルによりスキ
ャンパス長が異なるものがある。
このような場合、スキャンイン／スキャンアウトをサー
ビスプロセッサから実行するために、従来は１次の２つ
の方法が採用されている。
ビスプロセッサから実行するために、従来は１次の２つ
の方法が採用されている。
■スキャンイン／スキャンアウトを制御するサービスプ
ロセッサに対してあらかじめスキャンパスの長さを登録
して、シフト制御クロックの数を変更する方法。
ロセッサに対してあらかじめスキャンパスの長さを登録
して、シフト制御クロックの数を変更する方法。
■通信！ＩＩ ？ａ装置の１６６同線モデルスキャンパ
スの最大とした場合、１２回線、８回線、４同線モデル
では、不足するスキャンチェーンをダミーとして設けて
、常に最大モデルである１６回線と同数のＦＦにしてサ
ービスプロセッサに接続する方法。
スの最大とした場合、１２回線、８回線、４同線モデル
では、不足するスキャンチェーンをダミーとして設けて
、常に最大モデルである１６回線と同数のＦＦにしてサ
ービスプロセッサに接続する方法。
［発明が解決しようとする課題］
しかし、前者の方法の場合、スキャンイン／′スキャン
アウト制御部では、各モデルによって、ンフト制御クロ
ックを登録し変更しなければならないという煩わしさが
ある。又、後者の方法の場合。
アウト制御部では、各モデルによって、ンフト制御クロ
ックを登録し変更しなければならないという煩わしさが
ある。又、後者の方法の場合。
多くの不要なＦＦを設けなくてはならず５ コストが高
くなるという欠点がある。
くなるという欠点がある。
［課題を解決するための手段］
本発明によれば、論理回路のスキャンチェーンの最初の
に個のＦＦにより以後続くスキャンチェーンのＦＦの数
を通知することにより、スキャンチェーンのＦＦの段数
変化を吸収する手段を備え。
に個のＦＦにより以後続くスキャンチェーンのＦＦの数
を通知することにより、スキャンチェーンのＦＦの段数
変化を吸収する手段を備え。
サービスプロセッサは、前記に個のＦＦの値に従ってク
ロックを送出してシフト制御するスキャンイン／スキャ
ンアウト制御方式が得られる。
ロックを送出してシフト制御するスキャンイン／スキャ
ンアウト制御方式が得られる。
又０本発明によれば、論理回路のスキャンチェーンを“
０′または“１″なる値でクリアし、その後“１“また
は０″なる値をスキャンインし。
０′または“１″なる値でクリアし、その後“１“また
は０″なる値をスキャンインし。
論理回路からスキャンアウトされる“１゛または０゛な
る値が出てくるまでのクロック数をカウンタでカウント
し、論理回路のスキャンパス長を知ることにより、スキ
ャンチェーンのＦＦの段数変化を吸収する手段を備え、
サービスプロセッサは、前記カウンタの鎖に従って、ク
ロックを送出してシフト制御するスキャンイン／スキャ
ンアウト制御方式が得られる。
る値が出てくるまでのクロック数をカウンタでカウント
し、論理回路のスキャンパス長を知ることにより、スキ
ャンチェーンのＦＦの段数変化を吸収する手段を備え、
サービスプロセッサは、前記カウンタの鎖に従って、ク
ロックを送出してシフト制御するスキャンイン／スキャ
ンアウト制御方式が得られる。
〔実施例］
次に本発明について図面を参照して説明する。
第１図は８本発明の第１の実施例によるスキャンイン／
スキャンアウト制御方式が適用されるシステムを示すブ
ロック図である。
スキャンアウト制御方式が適用されるシステムを示すブ
ロック図である。
第１図において、１はスキャンイン／スキャンアウトの
対象となる論理回路、２はスキャンイン／スキャンアウ
ト制御装置、１１はスキャンチェーン、２５は制御部、
２６は記憶部、２１はシフトレジスタ、２２はクロック
発生回路及び２３はコントロール／センス回路である。
対象となる論理回路、２はスキャンイン／スキャンアウ
ト制御装置、１１はスキャンチェーン、２５は制御部、
２６は記憶部、２１はシフトレジスタ、２２はクロック
発生回路及び２３はコントロール／センス回路である。
スキャンチェーン１１は、論理回路１におけるｍ段のフ
リップフロップ（ＦＦ）ＦＦ、〜ＦＦ。
リップフロップ（ＦＦ）ＦＦ、〜ＦＦ。
と、シフトバス長を示すに段のフリップフロップＦＦ、
、〜ＦＦｃＫをシリアル接続して構成され、スキャンイ
ン／スキャンアウト制御装置２内のシフトレジスタ２１
とリング状に連結されており、記憶部２６に蓄積された
制御プログラムおよびデータに従って動作する制御部２
５の制御下でクロック発生回路２２から送出されシフト
制御クロックにより、第１図においては、１クロツク毎
に時計方向例りにシフト動作を行うシフトレジスタとな
る。
、〜ＦＦｃＫをシリアル接続して構成され、スキャンイ
ン／スキャンアウト制御装置２内のシフトレジスタ２１
とリング状に連結されており、記憶部２６に蓄積された
制御プログラムおよびデータに従って動作する制御部２
５の制御下でクロック発生回路２２から送出されシフト
制御クロックにより、第１図においては、１クロツク毎
に時計方向例りにシフト動作を行うシフトレジスタとな
る。
このような構成において、まず、記憶部２６に記憶され
たプログラムに従って制御部２５はクロック発生回路２
２にに個のクロックを出力する。
たプログラムに従って制御部２５はクロック発生回路２
２にに個のクロックを出力する。
これにより１論理回路ｌのシフトバス長を示すＦＦｃｌ
−ＦＦｃＫがスキャンイン／スキャンアウト制御装置２
のシフトレジスタ２１のＦＦｓ＋〜Ｆ Ｆ ｓににセッ
トされる。
−ＦＦｃＫがスキャンイン／スキャンアウト制御装置２
のシフトレジスタ２１のＦＦｓ＋〜Ｆ Ｆ ｓににセッ
トされる。
シフトレジスタにセットされたスキャンパス長データは
、コントロール／センス回路２３で読取られ、以降に続
くデータ長を知る。従って、残り本データ長分だけのク
ロックをクロック発生器２２で出力すれば、全て元の位
置までシフトすることが出来る。
、コントロール／センス回路２３で読取られ、以降に続
くデータ長を知る。従って、残り本データ長分だけのク
ロックをクロック発生器２２で出力すれば、全て元の位
置までシフトすることが出来る。
例えば、ＦＦ、〜ＦＦ８の値を変えたいときは次のよう
にすれば良い。まず、クロック発生回路２２からに個の
クロックを出力し、コントロールセンス回路２３でスキ
ャンパス長ｍを知る。次に。
にすれば良い。まず、クロック発生回路２２からに個の
クロックを出力し、コントロールセンス回路２３でスキ
ャンパス長ｍを知る。次に。
ＦＦ、〜ＦＦ、のデータを変えるため、クロック発生回
路２２から８個のクロックを出力し、シフトレジスタ２
１にシフトする。コントロール／センス回路２３によっ
て、新しいデータを制御部２５の指示の下にＦ Ｆ ｓ
＋”’−Ｆ Ｆ ＳＫにセットする。
路２２から８個のクロックを出力し、シフトレジスタ２
１にシフトする。コントロール／センス回路２３によっ
て、新しいデータを制御部２５の指示の下にＦ Ｆ ｓ
＋”’−Ｆ Ｆ ＳＫにセットする。
次に、（ｍ〜８）個のクロックをクロック発生回路２２
から送出することにより、ＦＦ、〜ＦＦ８の値を変更す
ることができる。
から送出することにより、ＦＦ、〜ＦＦ８の値を変更す
ることができる。
第２図は１本発明の第２の実施例によるスキャンイン／
スキャンアウト制御方式が適用されるシステムを示すブ
ロック図である。第２図において。
スキャンアウト制御方式が適用されるシステムを示すブ
ロック図である。第２図において。
１ａはスキャンイン／スキャンアウトの対象となる論理
回路、２ａはスキャンイン／スキャンアウト制御装置、
１１ａはスキャンチェーン、２５は制御部、２６は記憶
部、２１はシフトレジスタ。
回路、２ａはスキャンイン／スキャンアウト制御装置、
１１ａはスキャンチェーン、２５は制御部、２６は記憶
部、２１はシフトレジスタ。
２２はクロック発生回路、２７はカウント回路及び２３
はコントロール／センス回路である。
はコントロール／センス回路である。
スキャンチェーンｌｌａは論理回路１ａにおけるｍ段の
フリップフロップであるＦＦ、〜ＦＦ、。
フリップフロップであるＦＦ、〜ＦＦ、。
をシリアル接続して構成され、シフトレジスタ２１とリ
ング状に連結されており、記憶部２６に蓄積された制御
プログラムおよびデータに従って動作する制御部２５の
制御下でクロック発生回路２２から送出されるシフト制
御クロ・νりにより。
ング状に連結されており、記憶部２６に蓄積された制御
プログラムおよびデータに従って動作する制御部２５の
制御下でクロック発生回路２２から送出されるシフト制
御クロ・νりにより。
第２図においては、１クロツク毎に時計方向例りにシフ
ト動作を行うシフトレジスタとなる。
ト動作を行うシフトレジスタとなる。
このような構成において、まず、記憶部２６に記憶され
たプログラムに従って制御部２５は、論理回路１ａのＦ
Ｆ、 〜ＦＦ、を“０°または“１′にクリアするため
、コントロール／センス回路２３のスキャンインデータ
を０＃または１″こし、クロック発生回路２２からカウ
ント回路２７の最大値分のクロックを発生させ、論理回
路１ａのＦＦ、−ＦＦ、を０”または“ｌ”にクリアす
る。
たプログラムに従って制御部２５は、論理回路１ａのＦ
Ｆ、 〜ＦＦ、を“０°または“１′にクリアするため
、コントロール／センス回路２３のスキャンインデータ
を０＃または１″こし、クロック発生回路２２からカウ
ント回路２７の最大値分のクロックを発生させ、論理回
路１ａのＦＦ、−ＦＦ、を０”または“ｌ”にクリアす
る。
次に、カウント回路２７をクリアし、コントロール／セ
ンス回路２３のスキャンインデータを“１″または“０
°にし、クロック発生回路２２からクロックを発生させ
る。また１本クロックによりカウント回路２７で論理回
路１ａのスキャンアウトデータが１°または“０゛にな
るまでカウントする。
ンス回路２３のスキャンインデータを“１″または“０
°にし、クロック発生回路２２からクロックを発生させ
る。また１本クロックによりカウント回路２７で論理回
路１ａのスキャンアウトデータが１°または“０゛にな
るまでカウントする。
スキャンアウトデータが１１または“０“になった時点
のカウント回路２７のカウント値は。
のカウント回路２７のカウント値は。
論理回路１ａのスキャンチェーンのＦＦの段数ｍに等し
い。以後、スキャンイン／スキャンアウトするときは、
該ｍ値を使用して実施する。
い。以後、スキャンイン／スキャンアウトするときは、
該ｍ値を使用して実施する。
例えばＦＦ、〜ＦＦ、の値を変えたいときは。
次のようにすれば良い。まず、クロック発生回路２２か
ら８個のクロックを出力してシフトレジスタ２１にシフ
トする。コントロール／センス回路２３によって、新し
いデータを制御部２５の指示のドにＦＦＳ、〜Ｆ Ｆ
ＳＫにセットする。次に、 （ｍ−８）個のクロック
を送出することにより。
ら８個のクロックを出力してシフトレジスタ２１にシフ
トする。コントロール／センス回路２３によって、新し
いデータを制御部２５の指示のドにＦＦＳ、〜Ｆ Ｆ
ＳＫにセットする。次に、 （ｍ−８）個のクロック
を送出することにより。
ＦＦ、〜Ｆ Ｆ ａの値を変更することができる。
尚、シフトレジスタ２１のビット長は、適当に決めれば
よい。本例ではＦＦｓ＋〜ＦＦ５Ｋを８ビツトとした。
よい。本例ではＦＦｓ＋〜ＦＦ５Ｋを８ビツトとした。
［発明の効果］
以上説明したように本発明によれば、論理回路のＦＦの
段数を知ることが出来るので、効率良くスキャンイン／
スキャンアウトを制御することができるという効果があ
る。
段数を知ることが出来るので、効率良くスキャンイン／
スキャンアウトを制御することができるという効果があ
る。
第１図は本発明の第１の実施例によるスキャンイン／ス
キャンアウト制御方式が適用されるシステムを示すブロ
ック図、第２図は本発明の第２の実施例によるスキャン
イン／スキャンアウト制御方式が適用されるシステムを
示すブロック図である。 １．１ａ・・・論理回路、２．２ａ・・・スキャンイン
／スキャンアウト制御装置、１１．ｌｌａ・・・スキャ
ンチェーン、２１・・・シフトレジスタ、２２・・・ク
ロック発生回路、２３・・・コントロール／センス回路
、２５・・・制御部、２６・・・記憶部、２７・・・カ
ウント回路。
キャンアウト制御方式が適用されるシステムを示すブロ
ック図、第２図は本発明の第２の実施例によるスキャン
イン／スキャンアウト制御方式が適用されるシステムを
示すブロック図である。 １．１ａ・・・論理回路、２．２ａ・・・スキャンイン
／スキャンアウト制御装置、１１．ｌｌａ・・・スキャ
ンチェーン、２１・・・シフトレジスタ、２２・・・ク
ロック発生回路、２３・・・コントロール／センス回路
、２５・・・制御部、２６・・・記憶部、２７・・・カ
ウント回路。
Claims (1)
- 【特許請求の範囲】 １、複数のフリップフロップを直列に接続してスキャン
チェーンを構成する論理回路にスキャンイン／スキャン
アウト制御装置を接続し、該スキャンイン／スキャンア
ウト制御装置から前記論理回路にシフト制御クロックを
印加してデータの入出力を制御するスキャンイン／スキ
ャンアウト制御システムにおいて、前記スキャンイン／
スキャンアウト制御装置は、制御部の制御の下で、Ｋ（
Ｋ≧２）段のシフトレジスタによりデータをスキャンイ
ン／スキャンアウトする手段と、前記シフト制御クロッ
クを発生するクロック発生手段とを有し、前記論理回路
は、シフトパス長を示すＫ段のフリップフロップと、前
記Ｋ個のフリップフロップで示されるスキャンパス長ｍ
（ｍ≧２）段のフリップフロップよりなるスキャンパス
チェーンで構成され、該制御部は、スキャンパスチェー
ンの最初のＫ段のフリップフロップの値から該Ｋ段のフ
リップフロップに続くｍ段のスキャンパス長を知り、（
Ｋ＋ｍ）個のシフト制御クロックを制御し、前記スキャ
ンイン／スキャンアウト制御手段によりスキャンチェー
ンの前記ｍ段のフリップフロップの任意の位置にデータ
を入出力することを特徴とするスキャンイン／スキャン
アウト制御方式。 ２、複数のフリップフロップを直列に接続してスキャン
チェーンを構成する論理回路にスキャンイン／スキャン
アウト制御装置を接続し、該スキャンイン／スキャンア
ウト制御装置から前記論理回路にシフト制御クロックを
印加してデータの入出力を制御するスキャンイン／スキ
ャンアウト制御システムにおいて、該スキャンイン／ス
キャンアウト制御装置は、制御部の制御の下でＫ（Ｋ≧
２）段のシフトレジスタによりデータをスキャンイン／
スキャンアウトする手段と、スキャンパス長をカウント
するカウント回路と、前記シフト制御クロックを発生す
るクロック発生手段とを有し、前記論理回路は、スキャ
ンパス長ｍ段のフリップフロップよりなるスキャンパス
チェーンで構成され、前記制御部は、スキャンパス長を
カウントする前記カウント回路の最大値分論理回路に第
１の論理値でクリアし、その後、該第１の論理値と異な
る第２の論理値をスキャンインし、前記論理回路から第
２の論理値がスキャンアウトされるまでのクロック数を
前記カウント回路でカウントし、該カウント値から前記
論理回路のスキャンパス長ｍを知り、該ｍ個のシフト制
御クロックを制御し、前記スキャンイン／スキャンアウ
ト制御手段によりスキャンチェーンの前記ｍ段フリップ
フロップの任意の位置にデータを入出力することを特徴
とするスキャンイン／スキャンアウト制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103509A JPH02282836A (ja) | 1989-04-25 | 1989-04-25 | スキャンイン／スキャンアウト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103509A JPH02282836A (ja) | 1989-04-25 | 1989-04-25 | スキャンイン／スキャンアウト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02282836A true JPH02282836A (ja) | 1990-11-20 |
Family
ID=14355940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1103509A Pending JPH02282836A (ja) | 1989-04-25 | 1989-04-25 | スキャンイン／スキャンアウト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02282836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
| JP2014112111A (ja) * | 2014-03-13 | 2014-06-19 | Renesas Electronics Corp | 半導体集積回路及び電源電圧適応制御システム |
-
1989
- 1989-04-25 JP JP1103509A patent/JPH02282836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
| JP2014112111A (ja) * | 2014-03-13 | 2014-06-19 | Renesas Electronics Corp | 半導体集積回路及び電源電圧適応制御システム |
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