JPH02283116A - ジャイレータ回路 - Google Patents
ジャイレータ回路Info
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- JPH02283116A JPH02283116A JP1105219A JP10521989A JPH02283116A JP H02283116 A JPH02283116 A JP H02283116A JP 1105219 A JP1105219 A JP 1105219A JP 10521989 A JP10521989 A JP 10521989A JP H02283116 A JPH02283116 A JP H02283116A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路、特に半導体集積回路において使用
されるジャイレータ回路に関するものである。
されるジャイレータ回路に関するものである。
従来の技術
まず、ジャイレータ回路の原理について説明する。
理想ジャイレータ（ＧｙｒａＬｏｒ）のモデルを、第３
図（＆）に示すような電“流と電圧で定義すると次のよ
うな式ａ＞ 、 ｔＸ＞で表わされる。
図（＆）に示すような電“流と電圧で定義すると次のよ
うな式ａ＞ 、 ｔＸ＞で表わされる。
１２冨Ｇｖ１ ・・・（１）
ｉ−Ｇｖ２ ・・・ｃ２）ま ただし、Ｇは実定数である。
ｉ−Ｇｖ２ ・・・ｃ２）ま ただし、Ｇは実定数である。
次に第３図（ｂｌに示すように、ジャイレータをキャパ
シタンスで終端してみる。このキャパシタンスによって
、Ｖ！とｉｚの間に次式が成り立つ。
シタンスで終端してみる。このキャパシタンスによって
、Ｖ！とｉｚの間に次式が成り立つ。
１ ！−Ｊ ａｌ ＣＶｚ ＝・
（３１（３）式を０）式に代入すると （４１式と６２１式により ここで、 Ｌｅｑ ｘａ −・・・（６） ｌ とすれば、（Ｌｓｑ ：等価インダクタンス）ｖＩ！
ｊ ａｌＬｅｑ ｉｌ・＝ １７）となる。ここに、キ
ャパシタンスがジャイレータによってインダクタンスに
等価変換されたことがわかる。
（３１（３）式を０）式に代入すると （４１式と６２１式により ここで、 Ｌｅｑ ｘａ −・・・（６） ｌ とすれば、（Ｌｓｑ ：等価インダクタンス）ｖＩ！
ｊ ａｌＬｅｑ ｉｌ・＝ １７）となる。ここに、キ
ャパシタンスがジャイレータによってインダクタンスに
等価変換されたことがわかる。
ジャイレータのＩＣ化等価回路を第４図に示す。
第４図の電流と電圧の関係は、トランジスタ回路の基本
より、次式で表わされる。
より、次式で表わされる。
”！ −ｇｏ ｌｘ ・・・（８
）五１寓ｇ。Ｖ！ ・・・（９）
この（８）式、（９）式は、（１） 、 （２１式で、
Ｇ−ｇｏ と表わすことにより同一になる。
）五１寓ｇ。Ｖ！ ・・・（９）
この（８）式、（９）式は、（１） 、 （２１式で、
Ｇ−ｇｏ と表わすことにより同一になる。
したがって、キャパシタンスを付加した場合、直ちに（
７）式より ｖＩＪＱ） °°
°凹となる。ただし、Ｌｅｑは Ｌａｑ子□ ・・・ｏｎｇ： の価を持つ等価インダクタンスを表わす。
７）式より ｖＩＪＱ） °°
°凹となる。ただし、Ｌｅｑは Ｌａｑ子□ ・・・ｏｎｇ： の価を持つ等価インダクタンスを表わす。
式ａＯが示しているように、第４図で入力端子Ｔ１ ＋
ＴＩ’ から見たインピーダンスが、Ｌｓｑなるイン
ダクタンスと等価となり、この原理を用いて各種のフィ
ルタを実現できることになる。
ＴＩ’ から見たインピーダンスが、Ｌｓｑなるイン
ダクタンスと等価となり、この原理を用いて各種のフィ
ルタを実現できることになる。
具体的な従来のジャイレータ回路を第５図の回路図に基
づいて説明する。
づいて説明する。
従来のジャイレータ回路は、ＮＰＮ トランジスタで構
成さねた２つの入力端子と２つの出力端子を有する２組
の差動増幅回路を設け、これら差動増幅回路の双方の出
力端子をもう片方の差動増幅回路の入力端子に接続し、
これら差動増幅回路のどちらか一方の入力端子をキャパ
シタンス（容量）で終端した回路構成になっている。す
なわち、ＮＰＮトランジスタ３のエミッタに抵抗９を接
続し、この抵抗９の他端にＮＰＮトランジスタ４のエミ
ッタを接続した第１の差動増幅回路Ｉと、ＮＰＮ トラ
ンジスタフのエミッタに抵抗１０を接続し、この抵抗１
０の他端にＮＰＮ トランジスタ８のエミッタを接続し
た第２の差動増幅回路２と、第２の差動増幅回路２のＮ
ＰＮ トランジスタフ、８の入力端子、すなわちベース
間を終端するコンデンサ１１とで構成し、第１の差動増
幅回路１のＮＰＮ トランジスタ３のコレクタを第２の
差動増幅回路２のＮＰＮ トランジスタ７のベースに接
続し、第１の差動増幅回路１のＮＰＮ トランジスタ４
のコレクタを第２の差動増幅回路２のＮＰＮ トランジ
スタ８のベースに接続し、第２の差動増幅回路２のＮＰ
Ｎ トランジスタ７のコレクタを第１の差動増幅回路１
のＮＰＮ ）−ランジスタ４のベースと第１の回路入力
端子１３に接続し、第２０差動増幅回路２のＮＰＮトラ
ンジスタ８のコレクタを第１の差動増幅回路１のＮＰＮ
ｌ−ランジスタ３のベースと第２の回路入力端子１２
に接続している。また、第１および第２の差動増幅回路
１．２を駆動するため、抵抗１５、基準電源１６および
ＰＮＰトランジスタ１８から構成され、電源端子１４に
接続した第１の電流源と、基準電源１７、ＮＰＮ トラ
ンジスタ１９および抵抗２０から構成される第２の電流
源を、＠ｌおよび第２の差動増幅回路１．２１こ接続し
ている。
成さねた２つの入力端子と２つの出力端子を有する２組
の差動増幅回路を設け、これら差動増幅回路の双方の出
力端子をもう片方の差動増幅回路の入力端子に接続し、
これら差動増幅回路のどちらか一方の入力端子をキャパ
シタンス（容量）で終端した回路構成になっている。す
なわち、ＮＰＮトランジスタ３のエミッタに抵抗９を接
続し、この抵抗９の他端にＮＰＮトランジスタ４のエミ
ッタを接続した第１の差動増幅回路Ｉと、ＮＰＮ トラ
ンジスタフのエミッタに抵抗１０を接続し、この抵抗１
０の他端にＮＰＮ トランジスタ８のエミッタを接続し
た第２の差動増幅回路２と、第２の差動増幅回路２のＮ
ＰＮ トランジスタフ、８の入力端子、すなわちベース
間を終端するコンデンサ１１とで構成し、第１の差動増
幅回路１のＮＰＮ トランジスタ３のコレクタを第２の
差動増幅回路２のＮＰＮ トランジスタ７のベースに接
続し、第１の差動増幅回路１のＮＰＮ トランジスタ４
のコレクタを第２の差動増幅回路２のＮＰＮ トランジ
スタ８のベースに接続し、第２の差動増幅回路２のＮＰ
Ｎ トランジスタ７のコレクタを第１の差動増幅回路１
のＮＰＮ ）−ランジスタ４のベースと第１の回路入力
端子１３に接続し、第２０差動増幅回路２のＮＰＮトラ
ンジスタ８のコレクタを第１の差動増幅回路１のＮＰＮ
ｌ−ランジスタ３のベースと第２の回路入力端子１２
に接続している。また、第１および第２の差動増幅回路
１．２を駆動するため、抵抗１５、基準電源１６および
ＰＮＰトランジスタ１８から構成され、電源端子１４に
接続した第１の電流源と、基準電源１７、ＮＰＮ トラ
ンジスタ１９および抵抗２０から構成される第２の電流
源を、＠ｌおよび第２の差動増幅回路１．２１こ接続し
ている。
上記構成Ｉこより、第４図の入力端子Ｔ１．Ｔ１′
に相当する回路入力端子１２ 、１３間にインダクタン
ス特性を得ることができる。また定常状態暑こおいて、
第１の差動増幅回路１のＮＰＮ トランジスタ３．４の
ベース電圧と第２の差動増幅回路２のＮＰＮ トランジ
スタフ、８のベース電圧は、同電位であり、第１の差動
増幅回路１のＮＰＮ トランジスタ３．４のベース、コ
レクタの電圧は同電位であり、また、第２の差動増幅回
路２のＮＰＮトランジスタ７．８も同様にベース、コレ
クタの電圧が同電位になっている。
に相当する回路入力端子１２ 、１３間にインダクタン
ス特性を得ることができる。また定常状態暑こおいて、
第１の差動増幅回路１のＮＰＮ トランジスタ３．４の
ベース電圧と第２の差動増幅回路２のＮＰＮ トランジ
スタフ、８のベース電圧は、同電位であり、第１の差動
増幅回路１のＮＰＮ トランジスタ３．４のベース、コ
レクタの電圧は同電位であり、また、第２の差動増幅回
路２のＮＰＮトランジスタ７．８も同様にベース、コレ
クタの電圧が同電位になっている。
発明が解決しようとする課題
しかし、従来のジャイレータ回路では、第１および第２
の差動増幅回路１．２の入力電位、すなわちＮＰＮ ト
ランジスタ３，４，７．８のベースの電位により、ダイ
ナミックレンジが定まるため、ダイナミックレンジが狭
いという問題があった。
の差動増幅回路１．２の入力電位、すなわちＮＰＮ ト
ランジスタ３，４，７．８のベースの電位により、ダイ
ナミックレンジが定まるため、ダイナミックレンジが狭
いという問題があった。
本発明は上記問題を解決するものであり、ダイナミック
レンジが広いジャイレータ回路を提供することを目的と
するものである。
レンジが広いジャイレータ回路を提供することを目的と
するものである。
課題を解決するための手段
上記問題を解決するため本発明は、第１のＮＰＮトラン
ジスタと第２のＮＰＮ トランジスタとの各エミッタ間
１こ抵抗を接続して構成された２つの入力端子と２つの
出力端子を有する第１の差動増幅回路と、第１のＰＮＰ
トランジスタと第２のＰＮＰ トランジスタとの各エ
ミッタ間に抵抗を接続して構成された２つの入力端子と
２つの出力端子を有する第２の差動増幅回路と、容量と
からなり、上記第１の差動増幅回路の第１の出力端子と
第２の出力端子を上記第２の差動増幅回路の第１の入力
端子と第２の入力端子とにそれぞれ接続し、上記第１の
差動増幅回路の第１の入力端子と第２の入力端子とを上
記第２の差動増幅回路の第２の出力端子と＠１の出力端
子とにそれぞれ接続し、上記ｍ１の差動増幅回路の両出
力端子間に上記容量を接続し、上記第１の差動増幅回路
の入力端子間にインダクタンス特性を得るようにしたも
のである。
ジスタと第２のＮＰＮ トランジスタとの各エミッタ間
１こ抵抗を接続して構成された２つの入力端子と２つの
出力端子を有する第１の差動増幅回路と、第１のＰＮＰ
トランジスタと第２のＰＮＰ トランジスタとの各エ
ミッタ間に抵抗を接続して構成された２つの入力端子と
２つの出力端子を有する第２の差動増幅回路と、容量と
からなり、上記第１の差動増幅回路の第１の出力端子と
第２の出力端子を上記第２の差動増幅回路の第１の入力
端子と第２の入力端子とにそれぞれ接続し、上記第１の
差動増幅回路の第１の入力端子と第２の入力端子とを上
記第２の差動増幅回路の第２の出力端子と＠１の出力端
子とにそれぞれ接続し、上記ｍ１の差動増幅回路の両出
力端子間に上記容量を接続し、上記第１の差動増幅回路
の入力端子間にインダクタンス特性を得るようにしたも
のである。
さらに第２の発明は、上記第１の発明と同様に互いに接
続された第１の差動増幅回路と第２の差動増幅回路を設
け、上記第２の差動増幅回路の両出力端子間に土泥容量
を接続し、上記第２の差動増幅回路の入力端子間にイン
ダクタンス特性を得るようにしたものである。
続された第１の差動増幅回路と第２の差動増幅回路を設
け、上記第２の差動増幅回路の両出力端子間に土泥容量
を接続し、上記第２の差動増幅回路の入力端子間にイン
ダクタンス特性を得るようにしたものである。
作用
上記第１あるいは第２の発明の構成により、従来のジャ
イレータ回路を構成するＮＰＮ トランジスタを使用し
た２組の差動増幅回路の一方をＰＮＰ トランジスタで
構成する差動増幅回路に置換えることによって、ＰＮＰ
）、ランジスタで構成する差動増幅回路の入力電位を
従来のＮＰＮ トランジスタで構成されていた差動増幅
回路の入力電位よりはるかに高く設定することが可能と
なり、よってジャイレータ回路のダイナミックレンジを
非常に広くできる。
イレータ回路を構成するＮＰＮ トランジスタを使用し
た２組の差動増幅回路の一方をＰＮＰ トランジスタで
構成する差動増幅回路に置換えることによって、ＰＮＰ
）、ランジスタで構成する差動増幅回路の入力電位を
従来のＮＰＮ トランジスタで構成されていた差動増幅
回路の入力電位よりはるかに高く設定することが可能と
なり、よってジャイレータ回路のダイナミックレンジを
非常に広くできる。
実施例
以下、本発明の一実施例を図面に基づいて説明する。な
お、従来例の第５図と同一の構成には同一の符号を付し
て説明を省略する。
お、従来例の第５図と同一の構成には同一の符号を付し
て説明を省略する。
第１図は本発明の一実施例を示すジャイレータ回路の回
路図である。本発明のジャイレータ回路は、従来例の第
５図の第２の差動増幅回路２を、ＰＮＰ ）、ランジス
タ５．６のエミッタ間に抵抗１０を接続した第２の差動
増幅回路２′に置きかえ、コンデンサ１１を第１の差動
増幅回路】の出力端子間、すなわちＮＰＮ トランジス
タ３．４のコレクタ間に接続し、第１の差動増幅回路１
の第１の出力端子、すなわちＮＰＮ トランジスタ３の
コレクタを第２の差動増幅回路２′の第１の入力端子、
すなわちＰＮＰトランジスタ５のベースに接続し、第１
の差動増幅回路１の第２の出力端子、すなわちＮＰＮト
ランジスタ４のコレクタを第２の差動増幅回路２′の第
２の入力端子、すなわちＰＮＰ トランジスタロのベー
スに接続し、第２の差動増幅回路２′の第１の出力端子
、すなわちＰＮＰ トランジスタ５のコレクタを第１の
差動増幅回路１の第２の入力端子、すなわちＮＰＮ ト
ランジスタ４のベースに接続し、第２の差動増幅回路２
′の第２の出力端子、すなわちＰＮＰトランジスタ６の
コレクタを第１の差動増幅回路】の第１の入力端子、す
なわちＮＰＮ トランジスタ３のベースに接続している
。
路図である。本発明のジャイレータ回路は、従来例の第
５図の第２の差動増幅回路２を、ＰＮＰ ）、ランジス
タ５．６のエミッタ間に抵抗１０を接続した第２の差動
増幅回路２′に置きかえ、コンデンサ１１を第１の差動
増幅回路】の出力端子間、すなわちＮＰＮ トランジス
タ３．４のコレクタ間に接続し、第１の差動増幅回路１
の第１の出力端子、すなわちＮＰＮ トランジスタ３の
コレクタを第２の差動増幅回路２′の第１の入力端子、
すなわちＰＮＰトランジスタ５のベースに接続し、第１
の差動増幅回路１の第２の出力端子、すなわちＮＰＮト
ランジスタ４のコレクタを第２の差動増幅回路２′の第
２の入力端子、すなわちＰＮＰ トランジスタロのベー
スに接続し、第２の差動増幅回路２′の第１の出力端子
、すなわちＰＮＰ トランジスタ５のコレクタを第１の
差動増幅回路１の第２の入力端子、すなわちＮＰＮ ト
ランジスタ４のベースに接続し、第２の差動増幅回路２
′の第２の出力端子、すなわちＰＮＰトランジスタ６の
コレクタを第１の差動増幅回路】の第１の入力端子、す
なわちＮＰＮ トランジスタ３のベースに接続している
。
上記構成により、第２の差動増幅回路２′の入力端子間
にコンデンサ１１を接続した構成となり、回路入力端子
ｉ２．１３間にインダクタンス特性を得ることができる
。さらに、定常状態において、たとえば、回路入力端子
１２ 、１３の入力電圧を３ｖ電象端子】４の電圧を９
ｖ、基準電源１６の電圧を８ｖ、基準電源】７の電圧を
１ｖとすれば、第１の差動増幅回路１のＮＰＮ トラン
ジスタ３．４のベース電圧は３ｖであり、第２の差動増
幅回路２′のＰＮＰ トランジスタ５゜６のコレクタ電
圧も３ｖである。また、このとき、第１の電流源を構成
しているＰＮＰ トランジスタ１８と第１の差動増幅回
路ＩのＮＰＮ トランジスタ３゜４が同一特性であれば
、第２０差動増幅回路２′のＰＮＰ トランジスタ５．
６のベース電圧は、第１の電流源を構成しているＰＮＰ
）、ランジスタ１８のベース電圧８ｖと第１の差動増
幅回路１のＮＰＮトランジスタ３．４のベース電圧３ｖ
の中間電圧となり、６ｖとなる。このように第２の差動
増幅回路２′の入力電位を高くできるため、ジャイレー
タ回路のダイナミックレンジを広くすることができる。
にコンデンサ１１を接続した構成となり、回路入力端子
ｉ２．１３間にインダクタンス特性を得ることができる
。さらに、定常状態において、たとえば、回路入力端子
１２ 、１３の入力電圧を３ｖ電象端子】４の電圧を９
ｖ、基準電源１６の電圧を８ｖ、基準電源】７の電圧を
１ｖとすれば、第１の差動増幅回路１のＮＰＮ トラン
ジスタ３．４のベース電圧は３ｖであり、第２の差動増
幅回路２′のＰＮＰ トランジスタ５゜６のコレクタ電
圧も３ｖである。また、このとき、第１の電流源を構成
しているＰＮＰ トランジスタ１８と第１の差動増幅回
路ＩのＮＰＮ トランジスタ３゜４が同一特性であれば
、第２０差動増幅回路２′のＰＮＰ トランジスタ５．
６のベース電圧は、第１の電流源を構成しているＰＮＰ
）、ランジスタ１８のベース電圧８ｖと第１の差動増
幅回路１のＮＰＮトランジスタ３．４のベース電圧３ｖ
の中間電圧となり、６ｖとなる。このように第２の差動
増幅回路２′の入力電位を高くできるため、ジャイレー
タ回路のダイナミックレンジを広くすることができる。
第２の発明の一実施例を第２図に示す。
第２の発明のジャイレータ回路は、上記第１の発明を示
す第１図の第２の差動増幅回路２′の入力端子に回路入
力端子１２ 、１３を接続し、出力端子間にコンデンサ
】１を接続した構成となっており、第１の発明と同様に
、回路入力端子１２ 、１３間にインダクタンス特性を
得ることができるとともに、第２の差動増幅回路２′の
入力電位を高くできるためジャイレータ回路のダイナミ
ックレンジを広くすることができる。
す第１図の第２の差動増幅回路２′の入力端子に回路入
力端子１２ 、１３を接続し、出力端子間にコンデンサ
】１を接続した構成となっており、第１の発明と同様に
、回路入力端子１２ 、１３間にインダクタンス特性を
得ることができるとともに、第２の差動増幅回路２′の
入力電位を高くできるためジャイレータ回路のダイナミ
ックレンジを広くすることができる。
発明の効果
以上のように第１あるいは第２の発明によれば、従来の
ジャイレータ回路を構成する２組の差動増幅回路のうち
どちらか一方をＰＮＰトランジスタで構成する差動増幅
回路とし、他方をＮＰＮ トランジスタで構成する差動
増幅回路とすることにより、ＰＮＰ トランジスタで構
成する差動増幅回路の入力電位を従来のＮＰＮトランジ
スタで構成する差動増幅回路の入力電位より高く設定で
き、従来の回路よりダイナミックレンジのはるかに広い
ジャイレータ回路を構成することができる。
ジャイレータ回路を構成する２組の差動増幅回路のうち
どちらか一方をＰＮＰトランジスタで構成する差動増幅
回路とし、他方をＮＰＮ トランジスタで構成する差動
増幅回路とすることにより、ＰＮＰ トランジスタで構
成する差動増幅回路の入力電位を従来のＮＰＮトランジ
スタで構成する差動増幅回路の入力電位より高く設定で
き、従来の回路よりダイナミックレンジのはるかに広い
ジャイレータ回路を構成することができる。
第１図は第１の発明の一実施例を示すジャイレータ回路
の回路図、第２図は第２の発明の一実施例を示すジャイ
レータ回路の回路図、第３図（＆）および（ｂ３はジャ
イレータ回路の原理を説明するためのモデル図、第４図
はジャイレータ回路のＩＣ化等価回路図、第５図は従来
のジャイレータ回路の回路図である。 ］・・・第１の差動増幅回路、２′・・・第２の差動増
幅回路、３，４．１９・・・ＮＰＮ トランジスタ、５
．６゜１８・・・ＰＮＰ トランジスタ、９，１０，１
５．２０・・・抵抗、】１・・・コンデンサ、１２ 、
１３・・・回路入力端子、１４・・・電源端子、１６
、１７・・・基準電源。 第を図
の回路図、第２図は第２の発明の一実施例を示すジャイ
レータ回路の回路図、第３図（＆）および（ｂ３はジャ
イレータ回路の原理を説明するためのモデル図、第４図
はジャイレータ回路のＩＣ化等価回路図、第５図は従来
のジャイレータ回路の回路図である。 ］・・・第１の差動増幅回路、２′・・・第２の差動増
幅回路、３，４．１９・・・ＮＰＮ トランジスタ、５
．６゜１８・・・ＰＮＰ トランジスタ、９，１０，１
５．２０・・・抵抗、】１・・・コンデンサ、１２ 、
１３・・・回路入力端子、１４・・・電源端子、１６
、１７・・・基準電源。 第を図
Claims (1)
- 【特許請求の範囲】 １、第１のＮＰＮトランジスタと第２のＮＰＮトランジ
スタとの各エミッタ間に抵抗を接続して構成された２つ
の入力端子と２つの出力端子を有する第１の差動増幅回
路と、第１のＰＮＰトランジスタと第２のＰＮＰトラン
ジスタとの各エミッタ間に抵抗を接続して構成された２
つの入力端子と２つの出力端子を有する第２の差動増幅
回路と、容量とからなり、上記第１の差動増幅回路の第
１の出力端子と第２の出力端子とを上記第２の差動増幅
回路の第１の入力端子と第２の入力端子とにそれぞれ接
続し、上記第１の差動増幅回路の第１の入力端子と第２
の入力端子とを上記第２の差動増幅回路の第２の出力端
子と第１の出力端子とにそれぞれ接続し、上記第１の差
動増幅回路の両出力端子間に上記容量を接続し、上記第
１の差動増幅回路の入力端子間にインダクタンス特性を
得ることを特徴とするジャイレータ回路。 ２、第１のＮＰＮトランジスタと第２のＮＰＮトランジ
スタとの各エミッタ間に抵抗を接続して構成された２つ
の入力端子と２つの出力端子を有する第１の差動増幅回
路と、第１のＰＮＰトランジスタと第２のＰＮＰトラン
ジスタとの各エミッタ間に抵抗を接続して構成された２
つの入力端子と２つの出力端子を有する第２の差動増幅
回路と、容量とからなり、上記第１の差動増幅回路の第
１の出力端子と第２の出力端子とを上記第２の差動増幅
回路の第１の入力端子と第２の入力端子とにそれぞれ接
続し、上記第１の差動増幅回路の第１の入力端子と第２
の入力端子とを上記第２の差動増幅回路の第２の出力端
子と第１の出力端子とにそれぞれ接続し、上記第２の差
動増幅回路の両出力端子間に上記容量を接続し、上記第
２の差動増幅回路の入力端子間にインダクタンス特性を
得ることを特徴とするジャイレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105219A JPH02283116A (ja) | 1989-04-24 | 1989-04-24 | ジャイレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105219A JPH02283116A (ja) | 1989-04-24 | 1989-04-24 | ジャイレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283116A true JPH02283116A (ja) | 1990-11-20 |
Family
ID=14401558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105219A Pending JPH02283116A (ja) | 1989-04-24 | 1989-04-24 | ジャイレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1154567A3 (en) * | 2000-05-12 | 2004-05-12 | Zarlink Semiconductor Limited | Radio frequency amplifier and tuner |
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1989
- 1989-04-24 JP JP1105219A patent/JPH02283116A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1154567A3 (en) * | 2000-05-12 | 2004-05-12 | Zarlink Semiconductor Limited | Radio frequency amplifier and tuner |
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