JPH0228367A

JPH0228367A - 半導体記憶装置

Info

Publication number: JPH0228367A
Application number: JP63178777A
Authority: JP
Inventors: Fumio Otsuka; 文雄大塚; Masakazu Sagawa; 雅一佐川; Hideyuki Miyazawa; 宮沢　英之; Jun Matsuura; 松浦　順
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-18
Filing date: 1988-07-18
Publication date: 1990-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体記憶装置に関し、特に、ダイナミック
ＲＡＭに適用して有効なものである。

〔従来の技術〕

ダイナミックＲＡＭのメモリセルはトランスファＭ　Ｉ
　Ｓ　ＦＥＴと容量素子とで構成されているが、微細化
、高集積化に伴って容量素子が非常に小さくされるため
、情報の記憶に必要な容量値を確保することが重要な課
題となってきている。そこで、例えば、半導体基板の主
面に深い溝（ｔｒｅｎｃｈ）を堀り、この溝の内壁を酸
化シリコン膜で覆った後、その溝の中に２つの電極とそ
れらの間を絶縁する誘電体膜を埋め込んで容量素子（以
下、溝型容量素子という）を構成する技術がある。この
溝の中に容量素子を構成する技術は、例えば、ソリッド
ステートデバイス　アンド　マテリアル。

トウキＥ、１９８７、ｐ　ｐ　１５−１８　　（Ｅｘｔ
ｅｎｄｅｄＡｂｓｔｒａｃｔ　ｏｆ　ｔｈｅ　１９ｔｈ
　ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　５ｏｌｉｄ　Ｓｔａｔ
ｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ、Ｔ
ｏｋｙｏ、１９８７、ｐｐ１５−１８）にＳ　Ｐ　Ｃ（
Ｓｈｅａｔｈ　Ｐｌａｔｅ　Ｃａｐａｃｉｔｏｒ）セル
として記載されており、また上記文献のｐｐＨ一１４に
はＳ　ＣＣ（Ｓｕｒｒｏｕｎｄｅｄ　Ｃａｐａｃｉｔｏ
ｒ　Ｃｅ１ｌ）セルが記載させている。そして、トラン
スファＭＩＳＦＥＴには通常、ｐチャネルＭＩＳＦＥＴ
より動作速度の速いｎチャネルＭＩＳＦＥＴを用いるた
め、それらトランスファＭＩＳＦＥＴおよび溝型容量素
子はｐ−型半導体基板に構成する。そして、メモリセル
の周囲は酸化シリコン膜からなるフィールド絶縁膜で囲
み、さらにフィールド絶縁膜の下にｐ型半導体領域から
なるチャネルストッパを設ける。このｐ型チャネルスト
ッパ領域が。

トランスファＭＩＳＦＥＴのソースまたはドレインであ
るｎ°型半導体領域と、そのトランスファＭＩＳＦＥＴ
の隣りのメモリセルのトランスファＭＩＳＦＥＴのソー
スまたはドレインであるゴ型半導体領域との間を絶縁す
る。

ここで、フィールド絶縁膜中にアルファ（α）線の侵入
によって正電荷と電子が発生すると、移動し易すい電子
はすくに消え去り、動きにくい正電荷のみがフィールド
絶縁膜中に残る。このように、フィールド絶縁膜中に正
電荷が発生すると、前記ｐ型チャネルストッパ領域によ
って絶縁されていたはずの２つのトランスファＭＩＳＦ
ＥＴのソースまたはドレイン同志の間にリーク電流が流
れるようになる。そこで、トランスファＭＩＳＦＥＴに
ｐチャネルＭＩＳＦＥＴを用いるようにし、トランスフ
ァＭＩＳＦＥＴ及び前記溝型容量素子をｎ型半導体基板
に構成するようにしたダイナミックＲＡＭがある。フィ
ールド絶縁膜の下はｎ型領域である。このダイナミック
ＲＡＭは、トランスファＭ　Ｉ　Ｓ　ＦＥＴのソース、
ドレインと、フィールド絶縁膜とその下のｎ型領域（基
板）と、フィールド絶縁膜上を延在するワード線とで構
成される寄生のＭＩＳＦＥＴがｐチャネルＭＩＳＦＥＴ
である。このため、前記のようにフィールド絶縁膜中に
生じた正電荷は、その寄生のｐチャネルＭＩＳＦＥＴを
非導通にするように作用するので。

トランスファＭＩＳＦＥＴ同志の間のリークを低減する
ことができる。

〔発明が解決しようとする課題〕

本発明者は、前記トランスファＭＩＳＦＥＴにｐチャネ
ルＭＩＳＦＥＴを用いた半導体記憶装置について検討し
た結果、次の問題点を見出した。

トランスファＭＩ　５ＦＥＴがＯＮ（オン）状態になっ
ているときには、ドレイン領域の端部は強電界となる。

このため、ドレイン端でホットエレクトロンとホットホ
ールの対が発生する。そして、それらホットホールとホ
ットエレクトロンのうち、ホットエレクトロンの方がシ
リコンとシリコン酸化膜のポテンシャル障壁が低いため
ゲート絶縁膜中に飛び込み易すい。そして、ゲート絶縁
膜中に入ったホットエレクトロンは、ｐチャネルＭＩＳ
ＦＥＴのしきい値を下げるように作用するため、ソース
とドレインの間のリーク電流が増加する。

すると、容量素子の一方の電極は、ｐチャネルＭＩＳＦ
ＥＴのソースまたはドレインに接続されているため、前
記のようにソースとドレインの間のリーク電流が増加す
ると情報の保持特性が劣化するという問題があった。

本発明の［１的は、半導体記憶装置の情報の保持特性を
向上することができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板の主面にｎ型ウェル領域を設け、
該ｎ型ウェル領域の主面のメモリセル領域の周囲にフィ
ールド絶縁膜を設け、前記メモリセル領域の容量素子領
域に溝型容量素子を設け、前記メモリセル領域の主面の
前記溝型容量素子に隣接した部分にｐ型半導体領域を設
け、該ｐ型半導体領域の主面に、ソースまたはドレイン
となる所定の半導体領域が前記溝型容量素子の所定の電
極に接続されて前記メモリセルのスイッチ素子として使
用されるｎチャネル領域　５ＦＥＴを設けたものである
。そして、さらに前記フィールド絶縁膜は、前記半導体
基板の主面に前記ｎチャネルＭｒｓＦＥＴのソース及び
ドレインよりも深さの深い溝の中に絶縁膜を埋め込んで
構成したものである。

〔作用〕

上述した手段によれば、トランスファＭＩＳＦＥＴ同志
の間は、それらのソース、ドレインよりも深さの深い溝
を使ったフィールド絶縁膜によって分離される。また、
トランスファＭＩＳＦＥＴの真下はｐ型半導体領域であ
り、前記フィールド絶縁膜の真下はｎ型領域（ウェル領
域）である。

このため、前記フィールド絶縁膜と、その真下のｎ型領
域と、前記フィールド絶縁膜の両側の前記Ｐ型半導体領
域と、前記フィールド絶縁膜の上を延在する導体（例え
ばワード線）とで構成される寄生のＭＩＳＦＥＴはｐチ
ャネ”ルＭＩＳＦＥＴであり、フィールド絶縁膜中にα
線の侵入によって生じる正電荷はその寄生のｐチャネル
ＭＩＳＦＥＴのしきい値の絶対値を大きくするように作
用する。また、前記トランスファＭＩＳＦＥＴはｎチャ
ネルＭＩＳＦＥＴであり、そのソース、ドレイン領域は
、前記寄生のＰチャネルＭＩＳＦＥＴのソース、ドレイ
ン領域であるＰ型半導体領域と反対導電型である。これ
らのことから、トランスファＭＩＳＦＥＴの間が良好に
分離される。

一方、トランスファＭＩＳＦＥＴは前記のようにｎチャ
ネルＭＩＳＦＥＴであり、チャネルを構成するキャリア
は電子である。そして、ドレイン領域の端部で発生した
ホットエレクトロンがゲート絶縁膜中に入り込むと、そ
のホットエレクトロンはチャネル領域のしきい値を高め
るように作用し、ソース、ドレイン間のリーク電流を低
減するように作用する。このため、容量素子の中の電荷
すなわち情報の流出量が低減する。

以上のことから、半導体記憶装置の情報の保持特性を向
上することができる。

〔発明の実施例Ｉ〕

以下１本発明の実施例Ｉの半導体記憶装置を図面を用い
て説明する。

第１図は、本発明の実施例■の半導体記憶装置のメモリ
セルおよびその周囲のフィールド絶縁膜の下に設けられ
た半導体領域のパターンを示した平面図、第２図は、第１図の■−■切断線に相当する部分におけ
るメモリセルの断面図。

第３図は、第１図の■−■切断線に相当する部分におけ
るメモリセルの断面図である。

なお、第１図は、メモリセルの下の半導体領域のパター
ンを明確にするために、トランスファＭＩ　５ＦＥＴ及
び容量素子の半導体領域や電極等を示していない。

第１図において、１はｐ−型単結晶シリコンからなる半
導体基板である。実線で囲んだ領域Ｔは２つのトランス
ファＭＩ　５ＦＥＴが設けられる領域（以下、単にＭＩ
ＳＦＥＴ領域Ｔとい領域刃あり、実線で囲んだ領域Ｃは
１つの容量素子が設けられる領域（以下、容量素子領域
Ｃという）である。

ＭＩＳＦＥＴ領域Ｔの中領域刃×（破線）で示した部分
は、半導体基板ｌの上を延在するデータ線が接続される
部分である。このデータ線が接続される部分を境にして
、ＭＩＳＦＥＴ領域Ｔの中領域刃つのトランスファＭＩ
ＳＦＥＴが設けられる。

そして、ＭＩＳＦＥＴ領域Ｔの中領域刃のトランスファ
Ｍ　Ｉ　Ｓ　ＦＥＴと、これに隣接した容量素子領域Ｃ
に設けられる容量素子とで１個のメモリセルが構成され
る。すなわち、ＭＩＳＦＥＴ領域Ｔと容領域刃領域Ｃと
を合せた部分がメモリセル領域である。メモリセル領域
の周囲は酸化シリコン膜からなるフィールド絶縁膜３で
囲まれている。

第１図の多数の黒い点（・）を付して示した部分がフィ
ールド絶縁膜３である。

次に、第２図及び第３図に示すように、半導体基板ｌの
メモリセルアレイ領域の下はｎ型ウェル領域２となって
いる。ＭＩＳＦＥＴ領域Ｔの下領域刃型半導体領域９と
なっており、さらにその下はｐ°型半導体領域８となっ
ている。ｐ°型半導体領域８およびｐ−型半導体領域９
を上から見たパターンは、Ｍ　ｒ　Ｓ　ＦＥＴ領域領域
間じになっている。フイールド絶縁膜３のすぐ下はｎ型
ウェル領域２である。ｐ゛型半導体領域８およびｐ−型
半導体領域９の側面はフィールド絶縁膜３と、後述する
容量素子が設けられている溝の側面の酸化シリコン膜か
らなる絶縁膜４とで囲まれている。半導体基板１の表面
からｎ型ウェル領域２の底までの深さは５μｍ程度であ
る。また、Ｐ°型半導体領域８の底までの深さは１μｍ
程度であり、フィールド絶縁膜３の底もｐ°型半導体領
域８と同程度の深さにまで達している。

次に、メモリセルのトランスファＭＩＳＦＥＴおよび容
量素子の構成を説明する。

第２図に示すように、トランスファＭＩＳＦＥＴは、ゲ
ート絶縁膜１０と、ワード線ＷＬを兼ねたゲート電極１
４と、ソース、ドレインのチャネル領域側の端部のｎ型
半導体領域１１と、ソース、ドレインの前記ｎ型半導体
領域１１以外の部分を成すゴ型半導体領域１２とで構成
されている。ゲート絶縁膜１０は薄い酸化シリコン膜か
らなっている。ゲート電極（ワード線ＷＬ）１４は、例
えばイ型多結晶シリコン膜の上に遷移金属シリサイド膜
を積層した２層膜でできている。情報の読み出し時のド
レインの一部となるｎ°型半導体領域１２にはｎ°型多
結晶シリコン膜からなるパッド電極１６が接続されてお
り、このパッド電極１６は層間絶縁膜１７に設けた接続
孔１８を通してデータ線１９に接続されている。

１５はパッド電極１６とゲート電極１４の間を絶縁する
絶縁膜である。次に、容量素子は、ゴ型多結晶シリコン
膜からなる一方の電極５と、ｎ゛型多結晶シリコン膜か
らなる他方の電極７と、それらの間を絶縁する誘電体膜
６とで構成されている。誘電体膜６は、例えば酸化シリ
コン膜でできている。これら電極５，７および誘電体膜
６は、半導体基板１の主面に堀った溝の中に設けである
。そして、その溝の側面には酸化シリコン膜からなる絶
縁膜４が設けてあり、電極５とｐ°型半導体領域８およ
びｐ−型半導体領域９との間を絶縁している。電極５は
溝の底でｎ型ウェル領域２に接続されている。

このように、容量素子は、電極５，７および誘電体膜６
を半導体基板１の溝の中に設けた溝型容量素子となって
いる。そして、電極７はゴ型半導体領域１３を介して所
定のゴ型半導体領域１２に接続されている。電極７とそ
の上を延在するワード線ＷＬの間は、例えば酸化シリコ
ン膜からなる絶縁膜２４が絶縁している。

前記ｎ型ウェル領域２の不純物濃度は、Ｉ×１０１’　
ａｔｏｍｓ／　ａ１程度である。ｐ゛型半導体領域８の
不純物濃度は、Ｉ　Ｘ　１０”ａｔｏｍｓ／ｃｄ程度、
ｐ−型半導体領域９の不純物濃度は、５　Ｘ　１０”ａ
ｔｏｍｓ／ａｊ程度である。

次に、各半導体領域の電位について述べる。

トランスファＭＩＳＦＥＴのｎ型半導体領域１１および
ゴ型半導体領域１２と、ゴ型半導体領域１３の電位は、
情報の書き込みや読み出し動作に応じて。

接地電位Ｖｓｓや、電子回路の高レベルの基準電位Ｖ　
ｃ　ｃ例えば５■、あるいはそれの１／２すなわち１／
２Ｖｃｃ等に様々に変化する。半導体基板１の電位は、
電子回路の動作の低レベル側の基準となる接地電位Ｖｓ
ｓ、例えばＯｖに固定される。

そして、メモリセルアレイ領域に設けられている前記ｎ
型ウェル領域２も半導体基板１と同じく接地電位Ｖｓｓ
にされる。ｐ°型半導体領域８及びｐ−型半導体領域９
は、定電位が給電されることがなく、フローティングの
ままにされる。したがって、ｐ°型半導体領域８及びｐ
−型半導体領域９の電位は、ｎ型ウェル領域２との間の
容量結合と、トランスファＭＩ　Ｓ　ＦＥＴのｎ型半導
体領域１１．　ｒｉ″型半導体領域１２との間の容量結
合およびｎ°型半導体領域１３との間の容量結合によっ
て決定される電位になる。このため、ｐ゛型半導体領域
８およびｐ−型半導体領域９は、常にｎ型半導体領域１
１．ゴ型半導体領域１２．　ｒ１″型半導体領域１３の
それぞれより低い電位となり、逆バイアス状態が保たれ
る。

なお、周辺回路を構成するｐチャネルＭＩＳＦＥＴが設
けられるｎ型ウェル領域は、前記メモリセルアレイ領域
のｎ型ウェル領域２とは別に設けられ、その電位は電子
回路の動作の高レベルの基やとなる電位Ｖｃｃ例えば５
ｖに固定される。

次に、メモリセル同志の間の素子分離について述べる。

第２図および第３図に示すように、前記のように、それ
ぞれのトランスファＭＩＳＦＥＴのｎ型半導体領域１１
．　ｒ１″型半導体領域１２．ｎ″型半導体領域１３の
それぞれの下はｐ−型半導体領域９となっており、これ
らの間は常に逆バイアスである。また、ｐ−型半導体領
域９の下はｐ゛型半４体領域８となっており、それぞれ
のｐ°型半導体領域８同志の間は。

フィールド絶縁１１１３とｎ型ウェル領域２によって分
離されている。ここで、フィールド絶縁膜３の中にα線
が飛び込んで正電荷が生じたとすると、ｎ型ウェル領域
２の表面のしきい値をマイナス側に径内させる。すなわ
ち、２つのｐ°型半導体領域８の間のリーク電流を流れ
にくくする。これらのことから、２つのトランスファＭ
Ｉ　５ＦＥＴの間は、良好に分離される。

また、ｐ°型半導体領域８は、ｎ型ウェル領域２からｐ
−型半導体領域９の方へ延びる空乏層の延びを抑制する
。これにより、半導体基板１の表面からｐ°型半導体領
域８の底までの深さが浅くとも。

ｎ型ウェル領域２と、ｎ型半導体領域１１、ゴ型半導体
領域１２、ｎ°型半導体領域１３のそれぞれとの間のパ
ンチスルーが防止できる。

次に、トランスファＭＩＳＦＥＴのドレイン領域の端部
（ｎ型半導体領域１１）でホットキャリアが発生し、そ
のうちのホットエレクトロンがゲート絶縁膜４の中に飛
び込んだとすると、このホットエレクトロンはｎチャネ
ルＭＩＳＦＥＴのしきい値を高くするように作用する。

これにより、ソースとドレインの間のリーク電流が低減
され、情報の保持特性が向上する。

前記フィールド絶縁膜３は、半導体基板１の表面（ｎ型
ウェル領域２の主面）に深さ１μｍ程度の溝（ｔｒｅｎ
ｃｈ）を堀り、この堀の内壁を熱酸化して酸化シリコン
膜を形成しく膜厚１０００人程度）、この後、前記溝の
中に例えばＣＶＤで酸化シリコン膜を埋め込んで形成し
たものである。

すなわち、フィールド絶縁膜３は、溝の内壁の部分が熱
酸化による酸化シリコン膜からなり、中央部分が例えば
ＣＶＤによる酸化シリコン膜からなっている。ゲート絶
縁膜１０は、半導体基板１（ｐ−型半導体領域９）の表
面を熱酸化して形成したものである。絶縁膜１５は例え
ばＣＶＤで形成した酸化シリコン膜からなっている。層
間絶縁膜１７は、例えばＣＶＤで酸化シリコン膜と、リ
ンシリケートガラス（Ｐ　Ｓ　Ｇ）またはボロンリンシ
リケートガラス（Ｂ　Ｐ　Ｓ　Ｇ）膜を積層して形成し
たものである。データ線は、アルミニウム膜からなって
いる。

〔発明の実施例■〕

第４図は、本発明の実施例■の半導体記憶装置のメモリ
セルの平面図、第５図は、第４図の■−■切断線における断面図、第６図は、第４図のＶＩ−ＶＩ切断線における断面図で
ある。

本実施例■のダイナミックＲＡＭは、−交点方式である
。

第４図〜第６図において、Ｅｐｉはエピタキシャル層で
あり、ｐ−型半導体領域９から溝型容量素子の電極７の
上にかけて形成されている。絶縁膜４の上もエピタキシ
ャル層Ｅｐｉとなっている。

このエピタキシャル層ＥＰｉにトランスファＭＩＳＦＥ
Ｔのｎ型半導体領域１１と、ｎ″型半導体領域１２と、
チャネル領域（ｐ−型）　２０を形成している。

第４図は、エピタキシャル層Ｅｐｉの部分に斜線を入れ
て示し、溝型容量素子の溝の内壁の絶縁膜４と誘電体膜
６とに多数の点（・）を入れて示している。フィールド
絶縁膜３には点（・）を付していない。２つあるうちの
一方のｎ°型半導体領域１２が電極７の上面に接続され
ている。すなわち、前記実施例■のメモリセルのように
ゴ型半導体領域１３を使用せずに、トランスファＭＩＳ
ＦＥＴと溝型容量素子の所定の電極７とを接続している
。

半導体基板１　（ｐ−型半導体領域９）の表面がらｐ。

型半導体領域８の底までの深さは、前記実施例Ｉと同様
に１μｍ程度である。

以上、説明した実施例■のメモリセルの構成により、実
施例Ｉのメモリセルと同様の効果を得ることができ、さ
らにゴ型半導体領域１２を電極７の上面に直接接続して
いるので、トランスファＭＩ５ＦＥＴとｎ型半導体領域
２との間の分離の信頼性を向上できる。

〔発明の実施例■〕

第７図は、本発明の実施例■のダイナミックＲＡＭのメ
モリセルの断面図である。

第７図において、２１は遷移金属シリサイド膜であり、
例えばチタンシリサイド（Ｔ　Ｉ　Ｓ　ｉ２）　瞑であ
る。この遷移金属シリサイド膜２１でトランスファＭＩ
ＳＦＥＴと溝型容量素子の所定の電極７とを接続してい
る。遷移金属シリサイド膜２１は、電極７に接続されて
いる方と反対側のｎ型半導体領域１１の表面にも設けら
れている。遷移金属シリサイド膜２１の抵抗値が小さい
ので、トランスファＭＩＳＦＥＴのソース、ドレインを
ｎ型半導体領域１１のみで構成することができる。しか
し、実施例１．ＩｆのトランスファＭＩＳＦＥＴと同様
に、ソース、ドレインをｎ型半導体領域１１とｎ°型半
導体領域１２とで構成してもよい。

前記遷移金属シリサイド膜２１は、半導体基板１の上の
全面に例えばスパッタリングでＴｉ膜を形成し、この後
アニールを行ってＴｉ膜とシリコン膜を反応させて形成
する。未反応のＴｉ膜はエツチングによって除去する。

すなわち、セルファラインで遷移全屈シリサイド膜２１
を形成している。

これは、サリサイド（Ｓｅｌｆ　Ａｌｉｇｎ　５ｉｌｉ
ｃｉｄｅ）といわれる。

以上説明した本実施例■のダイナミックＲＡＭの構成に
より、実施例■と同様の効果を得ることができる。

〔発明の実施例■〕

第８図は、本発明の実施例■のダイナミックＲＡＭのメ
モリセルの平面図、第９図は、第８図のＩＸ−ＩＸ切断線における断面図で
ある。

本実施例■のメモリセルは、第８図及び第９図に示すよ
うに、溝型容量素子がトランスファＭＩＳＦＥＴの周囲
を囲んだ構造になっている。溝型容量素子は、実施例ｒ
−ｍの溝型容量素子と異り、溝の内壁に直接誘電体膜６
を設けている。そして、溝の中に設けられている電極は
、電極７のみである。この電極７はメモリセルアレイ領
域の所定部で所定電位の配線に接続される。電極７の下
には厚い絶縁膜２２が設けられており、この周囲にはｎ
。

型チャネルストッパ２３が設けられている。情報となる
キャリアは誘電体膜６とｎ型ウェル領域２との界面に保
持される。トランスファＭＩＳＦＥＴのデータ線１９が
接続された側と反対側のゴ型半導体領域１２からｎ型ウ
ェル領域２にかけて、Ｐ゛型半導体領域８及びｐ−型半
導体領域９のフィールド絶縁膜３および誘電体膜６に接
する部分にｎ゛型半導体領域２５を設けている。本実施
例■のダイナミックＲＡＭは一交点方式である。

以上説明した本実施例■の構成により、前記実施例Ｉの
ダイナミックＲＡＭと同様の効果を得ることができる。

以上、説明したように、前記実施例１〜■のダイナミッ
クＲＡＭのメモリセルによれば、半導体基板の主面にｎ
型ウェル領域２を設け、該ｎ型ウェル領域２の主面のメ
モリセル領域の周囲にフィールド絶縁膜３を設け、前記
メモリセル領域の容量素子領域に溝型容量素子を設け、
前記メモリセル領域の主面の前記溝型容量素子に隣接し
た部分にｐ型半導体領域（ｐ’層８およびｐ−層９）を
設け、該ｐ型半導体領域（ｐ”層８およびｐ−層９）の
主面に、ソースまたはドレインとなる所定の半導体領域
１２（実施例■ではｎ型半導体領域１１）が前記溝型容
量素子の所定の電極７（実施例■は異る）に接続されて
前記メモリセルのスイッチ素子として使用されるｎチャ
ネルＭＩＳＦＥＴを設けたものである。そして、さらに
前記フィールド絶縁膜３は、前記半導体基板１の主面に
前記ｎチャネルＭＩＳＦＥＴのソース及びドレインより
も深さの深い溝の中に絶縁膜を埋め込んで構成したこと
により、トランスファＭＩＳＦＥＴ同志の間は、それら
のソース、ドレインよりも深さの深い溝を使ったフィー
ルド絶縁膜３によって分離される。また、トランスファ
ＭＩＳＦＥＴの真下はｐ型半導体領域（ｐ”層８および
ｐ−層９）であり、前記フィールド絶縁膜３の真下はｎ
型領域（ウェル領域２）である。このため、前記フィー
ルド絶縁膜３と、その真下のｎ型領域２と、前記フィー
ルド絶縁膜３の両側の前記ｐ型半導体領域（８，９）と
、前記フィールド絶縁膜３の上を延在する導体（例えば
ワード線）とで構成される寄生のＭＩＳＦＥＴはｎチャ
ネルＭＩＳＦＥＴであり、フィールド絶縁膜３の中にα
線の侵入によって生じる正電荷は、その寄生のｎチャネ
ルＭＩＳＦＥＴのしきい値の絶対値を高くするように作
用する。また、前記トランスフｙＭＩＳＦＥＴはｎチャ
ネルＭＩＳＦＥＴであり、そのソース、ドレイン領域は
、前記寄生のＭＩＳＦＥＴのソース、ドレイン領域であ
るｐ型半導体領域（８，９）と反対導電型である。

これらのことから、トランスファＭＩＳＦＥＴの間が良
好に分離される。

一方、トランスファＭＩＳＦＥＴは前記のようにｎチャ
ネルＭＩＳＦＥＴであり、チャネルを構成するキャリア
は電子である。そして、ドレイン領域の端部で発生した
ホットエレクトロンがゲート絶縁膜１０の中に入り込む
と、そのホットエレクトロンはチャネル領域のしきい値
を高めるように作用し、ソース、ドレイン間のリーク電
流を低減するように作用する。このため、容量素子の中
の電荷すなわち情報の流出量が低減する。

また、実施例Ｉ〜■において、トランスファＭＩ　５Ｆ
ＥＴが設けられているｐ−型半導体領域９とｎ型ウェル
領域２との間にｐ°型半導体領域８を設けていることに
より、ｎ型ウェル領域２からｐ−型半導体領域９の方へ
延びる空乏層の延びが小さくなるので、ｎ型ウェル領域
２と、トランスファＭｒＳ　ＦＥＴのｎ型半導体領域１
１．ゴ型半導体領域１２（実施例■ではｎ°型半導体領
域１３も加わる）との間の分離が確実に行なわれる。

また、実施例■において、トランスファＭＩＳＦＥＴの
ソース、ドレインであるｎ型半導体領域１１およびｎ°
型半導体領域１２を半導体基板１の上に成長させたエピ
タキシャル層Ｅｐｉに形成していることにより、それら
ｎ型半導体領域１１．ｎ″型半導体領域１２とｎ型ウェ
ル領域２との何の離隔距離が大きくなるので、それらの
間の素子分離の信頼性が高くなる。

また、実施例■、■において、溝型容量素子の所定の電
極７と、トランスファＭＩＳＦＥＴの所定のゴ型半導体
領域１２（実施例■ではｎ型半導体領域１１）の接続が
、前記電極７の上面で行なわれていることにより、実施
例■のｎ°型半導体領域１３がないので、トランスファ
ＭＩＳＦＥＴとｎ型ウェル領域２の間の素子分離の信頼
性を向上できる。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

トランスファＭＩＳＦＥＴの間が良好に分離される。ま
た、トランスファＭＩＳＦＥＴがｎチャネルＭＩＳＦＥ
Ｔからなるので、ゲート絶縁膜中に入ったホットエレク
トロンがソース、ドレイン間のリーク電流を低減するよ
うに作用する。これらのことから、容量素子の中の電荷
すなわち情報の流出量が低減し、情報の保持特性が向上
する。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉの半導体記憶装置のメモリ
セルおよびその周囲のフィールド絶縁膜の下に設けられ
た半導体領域のパターンを示した平面図、第２図は、第１図の■−■切断線に相当する部分のメモ
リセルの断面図、第３図は、第１図の■−■切断線に相当する部分のメモ
リセルの断面図、第４図は１本発明の実施例■の半導体記憶装置のメモリ
セルの平面図。第５図は、第４図の■−■切断線における断面図、第６図は、第４図のＶＩ−ＶＩ切断線における断面図、第７図は、本発明の実施例■のダイナミックＲＡＭのメ
モリセルの断面図。第８図は、本発明の実施例■のダイナミックＲＡＭのメ
モリセルの平面図、第９図は、第８図の■−■切断線における断面図である
。図中、１・・・半導体基板、２・・・ｎ型ウェル領域、
３・・・フィールド絶縁膜、４．１５．２２．２４・・
・絶縁膜、５．７・・・電極、６・・・誘電体膜、８・
・・ｐ°型半導体領域、９・・・ｐ−型半導体領域、１
４・・・ゲート電極、１６・・・パッド電極、１０・・
・ゲート絶縁膜、　１１．１２・・・ソース。ドレイン領域、１３．２５・・・ｎ°型半導体領域、Ｅ
Ｐｉ・・・エピタキシャル層、２０・・・チャネル領域
、２１・・・遷移金属シリサイド膜、２３・・・ゴ型チ
ャネルストッパ。

Claims

【特許請求の範囲】１、半導体基板の主面にｎ型ウェル領域を設け、該ｎ型
ウェル領域の主面のメモリセル領域の周囲にフィールド
絶縁膜を設け、前記メモリセル領域の容量素子領域に溝
型容量素子を設け、前記メモリセル領域の主面の前記溝
型容量素子に隣接した部分にｐ型半導体領域を設け、該
ｐ型半導体領域の主面に、ソースまたはドレインとなる
所定の半導体領域が前記溝型容量素子の所定の電極に接
続されて前記メモリセルのスイッチ素子として使用され
るｎチャネルＭＩＳＦＥＴを設けたことを特徴とする半
導体記憶装置。２、前記フィールド絶縁膜は、前記半導体基板の主面に
前記ｎチャネルＭＩＳＦＥＴのソース及びドレインより
も深さの深い溝の中に絶縁膜を埋め込んで構成したもの
であることを特徴とする特許請求の範囲第１項に記載の
半導体記憶装置。