JPH02284252A - インテリジェント入出力プロセッサおよびデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 未発１１は、−殻内に言えば、主プロセッサと組合わせ
た外部メモリと周辺装置のための１つまたはそれ以上の
入出力コントローラの間で入力または出力あるいはこれ
ら両方（入出力）のデータのストリームを制御して、入
出力を実行または管理する負担の軽減を主プロセッサに
行わせるプロセッサに関する。特に、本発明は主プロセ
ッサ、メモリおよび複数の入出力コントローラの間に機
能的に挿設し、入出力コントローラから入出力サ−ビス
・リクエスト信号を受け取り、そのサービス作業を取り
扱うようになっているプログラマブル入出力プロセッサ
に関する。本発明は、また、このような入出力プロセッ
サを利用するデータ処理装置にも関する。

従来、各入力装置または出力装置のコントローラ・ロジ
ックは、普通、主プロセッサに割り込みリクエスト信号
を提供し、メモリと装置の間でのデータの転送の必要性
を含む事象を示す。この信号の主張に応答して、プロセ
ッサは約束していた仕事を中断し、この仕事か将来再開
され得るようにメモリに充分な情報を記憶させ、割り込
みリクエストのソースを示すサブプログラムをの実行を
開始させ、次いて、任意の必要なデータを転送する。こ
れか達成されたとき、主プロセッサは先に記憶されてい
た情報を取り出し、実行されつつあった仕事を再開する
。

入出力を達成するこの割り込み従動手段は多数の欠点を
持つ。まず、主プロセッサの先行の仕事と状況について
の情報を記憶するのに数多くのメモリ・サイクルを必要
するということがある。

次に、多くのシステムにおいて、ただ１本の割り込みリ
クエスト・ラインまたは少数の割り込みリクエスト・ラ
インが多数の入出力コントローラおよび装置からプロセ
ッサへのすべての事象通告を搬送しなければならない　
したがって、プロセッサは、ハードウェア、ソフトウェ
ア手段の或る種の組合わせによって、種々の装置のうち
のどれか割り込みを生したのかを識別しなければならず
、また、いくつかの装置が同時に信号を送ったときに、
それらのうちどれが最初に処理すべきであるがを識別し
なければならない。これを行っていから、プロセッサは
選定された装置に特有の、あるいは、選定された装置と
同じタイプのすべての装置に特有のサブプログラムの実
行を開始する。

３番目に、たいていの入力装置および出力装置の動作は
正規のデータ転送以外の状況および事象を生じさせる可
能性がある。たとえば、テープ駆動がその記録媒体の終
りにくる可能性かあり、あるいは、通信コントローラか
受信データにパリティ検査エラーを検出するかも知れな
い。したがって、サブプログラムはデータ転送を実施す
る前になんらかの異常事象が生じているかどうかをチェ
ックしなければならない。普通は、これを行うには、選
定された入出力コントローラ内の状況レジスタを読み出
し、その結果生じた値を翻訳する。さらに、状況値内の
或る種のフラグのビットの翻訳は他のビット／フラグの
状態に依存するかも知れないし、あるいは、或る種のビ
ット／フラグかチェックされるべき順序に関して「優先
権」を持つかも知れない。このような特性はサブプロク
ラム内の「３構造化」意志決定ロジックに通し、そこに
おいては、一連の連続状況審査が要求される。これはさ
らにサブプログラムの実行時間を延ばすことになる。

状況か審査され、正規のデータ転送リクエストを示すと
いうことがわかったときにのみ、サップログラムはコン
トローラとメモリの間でデータを実際に転送することか
できる。この時点て、サップログラムはコントローラに
１つまたはそれ以上の指令を送り、その将来の動作を状
態調整することもできる。たとえば、テープ駆動装置上
のレコードに書き込むべきデータの最後か転送されてし
まったとき、このテープ駆動装置はテープの動きを停止
させるように指令を受けなければならないかも知れない
、また、このプロセス中の或る時点で、ハードウェア手
段とソフトウェア手段の或る種の組合わせによって、コ
ントローラは現在の事象について割り込みリクエスト信
号の主張を停止し、プロセッサがこの同じ事象について
再度割り込まれないように状態調整されなければならな
い。

最後に、プロセッサはその先行の活動についての情報を
検索して、その活動を再開できるようにしなければなら
ず、これにも数多くのメモリ・アクセスを必要とする。

次に、割り込み従動入出力種たる欠陥は、上述した機能
のすべてを実施するに要する時間であり、普通のプロセ
ッサに見出されると同様の汎用命令セットを使用するの
である。これらのステップを実施するのに要する全時間
のうちほんの短い時間部分か実際のデータ転送に当てら
れる。多数の入出力装置があるが、あるいは、そのうち
のいくつかが高いデータ転送速度を持っているが、また
は、これら両方の事実が存在する場合には、種プロセッ
サの時間のうちの大きな割合の時間がこのような入出力
割り込みに割かれ、演算あるいはシステム制御のより高
いレベルのアスペクトまたはこれら両方のためのシステ
ム性能を低下させる可能性がある。最悪の場合には、入
力データが失われたり、出力データか破壊されたりする
かも知れない。これはプロセッサかすべての事象にタイ
ムリに応答てきないからである。

Ｍｏｔｏｒｏｌａ　ａｎｄ　Ｓｉｇｎｅｔｉｃｓの製作
する効率の良い６８０１０　フィクロプロセッサはＳｉ
ｇｎｅｔｉｃｓ　２６９８０ｃｔａｊ　Ｌｌｎｉｖｅｒ
ｓａｌ　　Ａｓｙｎｃｈｒｏｎｏｕｓ　　Ｒｅｃｅｉｖ
ｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ　（ＯＣＴＡＲＴ）　　
（８チャンネル全二重通信コントローラ）からの割り込
みリクエストを処理することかできる。この６８０１０
は先行の仕事状態をセーブする（復元する）のにほんの
４回だけのメモリ転送を必要とするだけなので、サブプ
ログラムの実行は速い、第２に、これはベクトル化した
割り込みを特徴とし、これはどの装置か割り込んでいる
かを識別するのに要する時間を短縮する。第３に、その
記憶された仕事状態が割り込み装置のベクトル番号を含
んでおり、これは各０ＣＴＡＲＴについての独特のサブ
プロクラム・エントリ・ポイントの必要性をなくし、各
０ＣＴＡＲＴはレジスタをセーブし、或るレジスタに共
通のルーチンに進む前に割り込み中の０ＣＴＡＲＴの識
別（アドレス）をロードする命令を発生する。上記のシ
ステムでは、９６００ビット／秒（普通の通信速度）で
全二重を作動させる１つの２６９８装置を取り扱う場合
、キャラクタを受信、送信するだけに、なんらこれらの
キャラクタを処理することなく、６８０１０の処理能力
の７０％を必要とする゛。この数値はプロセッサか１０
０％の利用率てシステム・バスを使用することができる
という別の仮定も含んでいる。そんなわけで、他の装置
か６８０１０とシステム・バスの使用を分かち合ってい
るが、あるいは、同じプロセッサかデータも処理しなけ
ればならないが、または、これら両方の場合には、６８
０１０はおそらくは１台のこのような入出力コントロー
ラを取り扱う作業にも不充分となる。

多ユーザＵ　Ｎ　Ｉ　Ｘ　（ＡＴ＆Ｔ　Ｂｅ１ｌ　Ｌａ
ｂｏｒａｔｏｒｉｅｓの登録商標）のような用途では、
このような性能上の問題に対する解決策は、システムに
多数のプロセッサを設けることである。代表的には、各
プロセッサが、１台毎に、その性能が許すだけの数の入
出力装￥１（上記の例では、数は４本の通信線であるが
も知れない）に対して入出力を処理する仕事に割り当て
られる。この解決策はシステムのサイズを大きくし、コ
ストを高め、ソフトウェア（作動システム）を複雑にす
る。

高速装置の場合１割り込み従動入出力に伴なう問題は、
本体コンピュータの「セレクタ・チャンネル」からマイ
クロプロセッサ・システムのｒＤＭＡコントローラ」ま
てにわたる特殊化したハードウェア（主プロセッサから
独立して装置コントローラとメモリの間において高速で
データを転送し得る）の開発の必要性を生じさせる。こ
のような設備は、また、多数の制限を有する。

まず、−殻内に言って、これらの設備は少数の高速装置
を取り扱うシステムには良く適合するが、多数の低速装
置を取り扱うには不適当である。このタイプのいくつか
の装置（セレクタ・チャンネル）は作業に拘束を与えて
、そのうちの１つだけの装置か一度に作動することしか
できないようになる。

第２に、このような装置は、普通、割り込み従動入出力
に必要とされるもの−とは異なった特殊化信号伝送用イ
ンターフェースを与えるコントローラを取り付けなけれ
ばならない。さらに、製造業者がこのインターフェース
を標準化することは一度もなかった。或る入出力コント
ローラとこのタイプの装置の間のインターフェースの差
は両者の間に付加的な「接着剤」ロジックを設けること
を要求するかも知れないし、このタイプの或る特定の装
置を或る特定の入出力コントローラにインターフェース
接続するのを不可能にするかも知れない。

第３に、このような装置では、普通、直通データ転送リ
クエスト以外の事象や条件を取り扱う能力か非常に限ら
れ、そして、対応したコントローラの文脈や状況を追跡
し、この文脈に基づいて種々に応答する能力か非常に限
られる。

米国特許第４，５９１，９７３号が出力データ処理・分
配、入力データ収集・処理、入出力テストおよびシステ
ム監視を制御するのに汎用マイクロプロセッサを使用す
る入出力プロセッサを開示している。このような汎用マ
イクロプロセッサは対応したコントローラの状況および
文脈に応じて雲象を取り扱うようにプログラムされ得る
。しかしながら、このような汎用マイクロプロセッサを
用いての必要な命令の実行のために要する時間では取り
扱い得る入出力のチャンネルの量または数にかなり制限
を与える。

したがって、本発明の目的は、主プロセッサから実質的
に独立して１つのメモリと複数の入出力コントローラと
の間におけるデータのストリームを制御することのでき
るインテリジェント入出力プロセッサを提供することに
ある。

本発明の別の目的は、割り込み従動入出力にとって普通
のものを超えるいかなる特殊なインターフェース作用信
号あるいは技術をも提供しないし、必要ともしないタイ
プの比較的多数の入出力コントローラを取り扱うことの
できる入出力プロセッサを提供することにある。

本発明のまた別の目的は、前記入出力プロセッサか汎用
プロセッサに比べて１つのコントローラからのリクエス
トに応答する完全なプロセスに対して回数の少ないメモ
リ転送てよいようにすることにある。

本発明のまたさらに別の目的は、ＤＭＡコントローラの
ような主プロセッサと相互作用を行うか１各々が個別に
ＤＭＡコントローラで当初使用されていた速度よりも比
較的遅いデータ速度を有する比較的多数の入出力コント
ローラ、装置ならびにチャンネルを取り扱うことのでき
る入出力フロセッサを提供することにある。

前述の目的および他の目的は２本発明の原理によれば、
複数の入出力コントローラ、主プロセッサおよび外部メ
モリの間に位置し、主プロセッサから独立してコントロ
ーラ、メモリ間でデータの転送を行う入出力プロセッサ
によって達成される。これらの入出力コントローラは、
入出力プロセッサかコントローラからのリクエスト信号
に割り込むことになるものを受け取るための複数の入力
部を有するために、割り込み従動入出力にとって普通の
ものを超えた特殊なインターフェース作用信号または技
術をなんら必要としない。

入出力コントローラからのリクエスト信号は本発明の入
出力プロセッサ内のリクエスト・ロジック手段に送られ
る。本発明の動作における１つのオプションによれば、
このリクエスト・ロジック手段は各々別々の入出力コン
トローラから送られてくる複数のおそらくは同時に主張
されるリクエスト信号のうちの１つを選定し、また、或
る定まった優先順位に従って主張される最高優先度のリ
クエストに対応する符号化値を入出力プロセッサにとっ
て内部的に発生する優先化手段として作用する。別のオ
プションては、各入出力コントローラからのリクエスト
・ラインは、入出力プロセッサに対して外部にある、リ
クエスト・ロジック手段に送られる同様の符号化値を発
生ずる符号化手段に送られる。動作について選ばれるオ
プションは入出力プロセッサの内部制御レジスタ内のビ
ットによって与えられてもよいし、入出力フロセッサに
送られる制御信号の状態において与えられてもよい。

リクエスト手段に加えて、入出力プロセッサはバス・イ
ンターフェースを包含し、これは入出力プロセッサが外
部メモリと入出力コントローラの間で情報を転送できる
ようにする手段を提供し。

また、このバス・インターフェースはそこに接続した外
部バス（単数または複数）の使用を制御し、対応付ける
調停手段も包含し、さらには、或る任意の入出力コント
ローラとシステム・メモリ内の或る特定のバッファとの
間でのデータ転送プロセスの完了のような主要な事象を
主プロセッサに知らせるインタラプト手段を包含する。

入出力コントローラとシステム・メモリの間におけるデ
ータ転送プロセスに関係した情報を種々のテーブル、レ
ジスタの形て記憶するための内部メモリ手段か設けられ
る、入出力プロセッサは、また。

主プロセッサから内部メモリまての情報の転送を可能と
する構成手段と、内部メモリあるいは外部メモリに記憶
され得るプログラムを実施するための実行手段とを包含
する。或る任意の入出力コントローラからの各リクエス
ト・ラインに対応して、内部メモリのテーブルに前記プ
ログラム内の出発アドレスか記憶される。

使用可能とされ、動作状況にセットされた或る任意の入
出力コントローラからのリクエスト信号の主張に応答し
て、入出力プロセッサはメモリから実行手段への命令か
らなるサブプログラムを読み出す。このサブプログラム
のフィーマットならびにケイパビリティは入出力コント
ローラを取り扱う仕事に対して厳密にカスタム化され、
したかって、汎用プロセッサの命令の場合よりも仕事に
際してより効果的となる。このサブプログラムの制御の
下に、入出力プロセッサは次の作業のうちの任意のもの
あるいはすべてを行うことによってリクエストを処理す
る。すなわち、コントローラ内の状況レジスタを読み出
すこと、このような状況項目の各々をメモリに記憶され
た多数のテーブルのうちの１つに従って翻訳すること、
全体的なデータの流れ方向に応じて外部メモリからある
いはコントローラからデータを読み出すこと、同様に記
憶されたテーブルに従ってデータを翻訳すること、コン
トローラあるいはメモリへデータを書き込むこと、コン
トローラへその将来の動作を状態調整する指令を送るこ
と、将来のリクエストに対するそれ自身の応答モートを
変更して入出力プロセスの状況ならびに文脈を追跡する
こと、多数のメモリ・バッファ領域のうち将来の転送の
ためのメモリ・バッファ領域を変更すること、メモリ・
バッファの転送完了のような主要事象の発生の際に主プ
ロセッサに対してそれ自身の割り込みリクエストを主張
することである。

この入出力プロセッサは汎用プロセッサに比してコント
ローラからのリクエストに応答する完全なプロセスに対
して要求されるメモリ転送回数を減らすことを意図して
いる。本発明か適用できるシステム・サイズの範囲の下
限において、これは入出力プロセッサか主プロセッサと
分かち合うシステム・バスの負相を減らし、したがって
、演算ならびにより高い制御レベルについての主プロセ
ッサのアベイラビリティを高める。多数の入出力コント
ローラを伴なう大型のシステムの場合、バス負担ならび
にプロセッサ・アベイラビリティは、システム・バスと
は別にローカル・バスて入出力コントローラを入出力プ
ロセッサに接続し、また、システム・バスに接続した主
またはシステム・外部メモリに加えて設けたローカル外
部メモリに接続することによってさらに改善される。

組のハードウェア・バッファかローカル・バスとシステ
ム・バスの間のインターフェースとなる。

メモリ・サイクルの数を最小限に抑える手段の１つとし
て、決定テーブル構造があり、ここでは、サブプログラ
ムがただ１回の動作でそれ自身の中の複数のアドレスの
うちの任意のアドレスへ制御を転送でき、状況バイトの
各可能値に対して１つのアドレスとすることかできる。

これは汎用プロセッサに対する割り込みルーチンを特徴
付ける逐次式３構造化意志決定よりも効率が良い。

リクエストか許されたとき、入出力プロセッサはシステ
ム・バスの一時支配すなわちオーナシツブを要求し、実
行することができる。これに関して、ＤＭＡコントロー
ラと回し要望で主メモリにアクセスする。しかしながら
、入出力プロセッサは、多数の入出力コントローラなら
びに装置（ＤＭＡコントローラが使用される用途の代表
的なものよりも低いデータ転送速度を有するものが代表
的である）を取り扱うことかできる。さらに、このよう
な実施例は例外的な事象、条件をより良好に取り扱うこ
とができ、また、現存のＤＭＡコントローラよりも入出
力プロセッサの文脈、状況の変化をより柔軟に追跡でき
る。

本発明の他の目的、特徴および利点は以下の説明から明
らかとなろう。以下、好ましい実施例を添付図面に関連
して説明する。

第１図は本発明のインテリジェント入出力プロセッサを
全体的にｌＯて示すブロック図であり、この入出力プロ
セッサは比較的多数の入出力チャンネル（たとえば、３
２個）と主プロセッサまたはマイクロプロセッサによっ
てもアクセスされるメモリとの間でデータの転送を行え
る単チツプ式特殊化プロセッサであると好ましい。説明
は２つの主要部分に分けるが、第１の部分は入出力プロ
セッサの構造の論理的回路・機能属性に当て、第２の部
分は命令セットの機能面に当てる。

構造の論理的回路・機能属性 ここて、入出力プロセッサは入出力プロセッサによって
取り扱われるべき種々の入出力コントローラ、内部ラン
ダム・アクセス・メモリ（ＲＡＭ）１４．チャンネル・
レジスタ１６．補助チャンネル・レジスタ１７、多数の
他の内部レジスタ１８、決定テーブル・ワード・ラッチ
２０、命令ラッチ／デコーダ２２およびバス・インター
フェース２４（すべて内部データ・バス２６に接続して
いる）に接続するようにリクエスト・ラインＲＱＮｎ−
０に応答するリクエスト・ロジック１２を包含する。バ
ス・インターフェース２４はバス２６を外部バスのアド
レス・データ部分２８に選択的に接続し、種々のバス調
停信号、外部割り込み信号、他の制御、構成信号を接続
部３０に与え、受け取る。バス・インターフェース２４
はライン３４を経てシーケンサ３２によって制御される
。シーケンサ３２は特殊化された命令セットによって実
行手段を含む有限状態機械であり、この分野て周知のい
くつかの技術のうちの任意の技術によって具体化され得
る。バス・インターフェース２４ての制御通信を与える
のに加えて、シーケンサ３２はライン３６を経て内部メ
モリ１４の一部を選定し、内部メモリ・アドレスのバラ
ンスは、普通、ライン５０を経てチャンネル・レジスタ
１６によって与えられる。シーケンサ３２はライン３８
上のリクエスト・ロジック１２から入力を受け取る。ま
た、シーケンサは決定テーブル・ワード・ラッチ２０と
命令ラッチ／デコーダ２２からの或る種の信号も利用で
きる。

シーケンサ３２は内部バス２６に接続された論理演算装
置（ＡＬＵ）４１も制御する、入出力プロセッサｌＯの
これら種々の内部ブロックの相互作用ならびに機能は以
下に明らかにする。

内部リクエスト・ロジック１２へのサービス・リクエス
ト・ラインＲＱＮｎ−０はいくつかの異なった編成を持
ち得る。好ましい実施例では、各サービス・リクエスト
・ラインは異なったコントローラに接続される（第２図
参照）　各入出力コントローラは「チャンネルＪと呼ば
れる複数の個別の入力プロセスあるいは出力プロセスを
包含する。

たとえば、Ｓｉｇｎｅｔｉｃｓ　２６９８０ｃｔａｌ　
Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅ
ｃｅｉｖｅｒ／ＴｒａｎｓＩｌｉｔｔｅｒ（ＯＣＴＡｆ
ｌＴ）によればこのようなチャンネルか１６個設けられ
る。リクエスト・ラインとコントローラのこのような直
結の場合、リクエスト・ロジック１２はｒＲＱＪライン
の中の決った優先度に従っておそらくは同時に主張され
るリクエストの最高優先度を決定する。その後、入出力
プロセッサｌＯは、普通は。

多重チャンネル式入出力コントローラのうちのどのチャ
ンネルがサービスされるべきかを決定する。コントロー
ラの数かサービス・リクエスト・ラインＲＱＮｎ−０の
数を超えた場合、信号すなわちラインＲＱＮｎ−０は外
部ロジックによる前記の入力に先立って符号化される。

どのコントローラがサービス・リクエストを主張してい
るかを示すコートを代表することかできる（第３図から
明らかとなろう）。内部的に符号化した場合、外部的に
符号化した場合のいずれても、不活動状態にあるライン
ＲＱＮｎ−０のうちのいずれも「ノー・リクエスト」を
示す。

入出力プロセッサｌＯの能力はそれか取り扱える「チャ
ンネル」の数によって特徴付けられる。

全二重通信ラインは２つのチャンネルを必要とする。さ
らに、システムが入出力プロセッサｌＯが入力プロセス
あるいは出力プロセスについての種１１のバッファ・メ
モリ領域の中て切り換わることかできることを要求する
場合には、そのプロセスのために余分なチャンネルか必
要となる。

第１図において、内部ランダム・アクセス・メモリ（Ｒ
ＡＭ）１４は以下のものを記憶するに充分なサイズを有
する。すなわち、 １）各チャンネル毎に、データの転送を行うべき現在の
メモリ・アドレスを与えるメモリ・アドレス・テーブル
（ＭＡＴ）。

２）各チャンネル毎に、現在のメモリ・バッファに残っ
ている現在の記憶場所カウント数を与えるメモリ・カウ
ント・テーブル（ＭＣＴ）。

３）各チャンネル毎に、状況を読み出そうとしており、
また、データの転送を行おうとしている入出力コントロ
ーラ内のベース・アドレスを与える装置アドレス・テー
ブル（ＤＡＴ）。

４）各チャンネル毎に、装置のリクエストに応して最初
の命令か取り出されようとしている。レジスタ１８内の
プロクラム・ベース・レジスタ（ＰＣＢＲ）へのオフセ
ットとして表現されるメモリ・アドレスを与えるブロク
ラム・カウント・テーブル（ＰＣＴ）。チャンネルの数
がリクエストの数を超えているため、或るチャンネルの
ＰＣＴエントリを使用するプログラマブル手段も設けら
れる。

５）各々がホストＭＰＵへの割り込みを識別するのに必
要な情報を含んでいる多数のエントリを記憶するに充分
なサイズの割り込みキュー（ＩＮＴＴＡＢ）。この情報
は、普通は、チャンネル番号と割り込みベクトル・コー
ドとからなる。これらエントリの必要数はすべてのチャ
ンネルについて一度に取り扱える。主プロセッサへの割
り込みリクエストの最大数に等しい。−殻内には、これ
は１チヤンネルあたり少なくともｌである。割り込みキ
ューは２つの割り込み優先レベルに対応する２つのセク
ション（図示せず）に分けると好ましい。

６）各チャンネル毎に、データ・バス（２８の部分）と
異なる数のバス幅ビットを有する装置との転送を容易に
するデータを与える部分データ・テーブル。部分データ
・テーブルは各チャンネル毎にＮ−１データ・バイトと
Ｎ−１の対応する「現在ビット」とからなり、ここで、
Ｎは実施例のバイト内のデータ・バスの幅＋各チャンネ
ル毎にそのチャンネルの入出力コントローラの転送幅を
指定する１０ｇ２Ｎ「装置データ幅」ビット士外部メモ
リとのデータ転送が幅Ｎであるべきか入出力コントロー
ラ幅であるべきかを各チャンネル毎に特定するｌ「メモ
リＸｅｒ幅」ビットである。

図示実施例において、装置データ幅ビットおよびメモリ
Ｘｅｒ幅ビットは、実際に、ＭＣＴデータと一緒に読み
出され、書き込まれる。この最初の実施例では、Ｎ＝２
であり、部分データ・テーブルが各チャンネル毎に１デ
ータ・バイトを記憶し、バイト・ストア・テーブル（Ｂ
ＳＴ）と呼ぶ。

チャンネル・レジスタ１６は任意の入出力コントローラ
からのリクエスト信号に応答して入出力プロセッサが作
動しているとき現在のチャンネルの番号を含む。或るチ
ャンネルに対してサービスが開始されたとき、レジスタ
１６はリクエスト・ロジック１２の出力部からライン３
８を経てロードされ、このレジスタの内容は内部メモリ
への。

特に、プログラム　カウント　テーブル（ＰＣＴ）への
インデックスとして役立ち、選ばれたエントリは実行の
開始点を指定する。前記チャンネル・レジスタ内容は後
に説明するＩＮＴＥＲＰＲＥＴ命令の結果として内部バ
ス２６を経て修正もされ得る。チャンネル・レジスタ１
６は、また、内部メモリ１４内のメモリ・アドレス・テ
ーブル（ＭＡＴ）、メモリ・カウント・テーブル（ＭＣ
Ｔ）、装置アドレス・テーブル（ＤＡＴ）、バイト・ス
トア・テーブル（ＢＳＴ）へのインデックスとしても役
立つ。さらに、補助チャンネル・レジスタ１７が或る種
の命令と関連して使用するための別のインデックスとし
て与えられる。

レジスタ１８は次のように作用する。

ｌ）プログラム・カウント・レジスタ（ｐｃ）はプログ
ラム内てシーケンサ３２によって実行されている現行命
令（もしあるとして）を指示する。

２）キャラクタ・レジスタ（ＣＨＡＲ）は或る装置とメ
モリの間を通過中のキャラクタを一時的に記憶する。入
出力コントローラとメモリの間のデータはそこを通って
流れ、或る任意の入出力コントローラからの状況がそこ
に読み込まれる。

３）装置ベース・レジスタ（ＤＢＲ）は装置アドレス・
テーブルからの重要度の低いアドレス・ビットと連結さ
せるべき重要度の高いアドレス・ビットを４え、入出力
コントローラのアドレスを構成する。これにより、ＤＡ
Ｔの幅を最小限に抑えることかできる。

４）決定テーブル　ベース　レジスタ （ＤＴＢＲ）は外部メモリ内のチップを取り出す決定テ
ーブルのための重要度の高いアドレス・ビットを与える
。

５）プログラム・ベース・レジスタ（ＰＣＢＲ）はプロ
グラム・カウンタ（ｐｃ）からの重要度の低いアドレス
・ビットと連結させるべき重要度の高いアドレス・ビッ
トを与えて、命令を取り出されるメモリにアドレスを形
成する。

６　）ＩＮＴ　　Ｗ　　Ｉｎｄｅｘ（ＩＮＴＸＷ）、Ｉ
ＮＴ　　ＲＩｎｄｅｘ（ＩＮＴＸＲ）レジスタは、それ
ぞれ、或るチャンネル・プログラムか割り込みをリクエ
ストすべきであることを示しているときに割り込みキュ
ー（ＩＮＴＴＡＢ）に割り込み情報を書き込むのに使用
され、主プロセッサ・ユニットＭＰＵか割り込みを認め
たときＩ　ＮＴＴＡＢから割り込みベクトルを読み出す
のに使用されるアドレス・カウントを含む。

もし２つの割り込み優先レベルか与えられた場合には、
各レベルはそれ自身の（Ｉ　ＮＴ）Ｗカウンタと（ＩＮ
Ｔ）Ｒカウンタとを有する。真の（ダイナミック・シフ
ティンク）　Ｆｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ　
（ＦＩＦＯ）メモリか割り込みキューを実施するのに用
いられる場合には、ＩＮＴＷ、ｌＮＴＲレジスタのいず
れも不要となる。

７）割り込みチャンネル・レジスタ（ＩＮＴＣＨＮ）は
主プロセッサ・ユニットＭＰＵにアクセスすることかで
き、ここから現在の（最も近い）割り込み中のチャンネ
ルの番号を読み出すことができる。

８）制御レジスタ（ＣＴＲＬ）はホストＭＰＵによって
セットされて入出力プロセ・ンサ１０の基本的な動作お
よび構成を制御することかできる。

これらのレジスタはハードウェア手段による短期間の記
憶にとって必要とされるものにソフトウェアの観点で均
等である。ここで、命令ラッチ／デコーダ２２は内部バ
ス２６からの命令をそれかメモリから読み出されつつあ
るときにシーケンサ３２から指令があると捕獲する。命
令ワードを捕獲した後、このブロックはワードを復号し
、シーケンサ３２にワードが表わす種々の命令タイプの
うちのどれかを定める一組の信号を与える。

シーケンサ３２からの制御信号に応答して、命令ラッチ
／デコーダ２２は内部バス２６内の遭ばれた信号に命令
ワード内の種々のサブフィールドを割り当てる。

同様にして、決定テーブル・ワード・ラッチ２０は決定
テーブル・ワードがメモリから読み出されつつあるとき
にシーケンサ３２からの指令に基いて内部バス２６から
のデー、夕を捕獲する。

ワードを捕獲した後、ラッチ２０はシーケンサ３２に内
容の一部な午え、シーケンサ３２からの指令に基づいて
、バス２６内の選定信号にワードの他のサブフィールド
を置くことができる。

実現性、速度およびコストについての問題は前述の種々
のテーブルを内部メモリ１４に収納する脂力を制限する
可能性かあるが、システム・メモリまたは他の外部メモ
リ内に保たれるチャンネル・プログラムおよび決定テー
ブルを収容する能力を制限する可能性はない：しかしな
がら、もし内部メモリ１４が前記のチャンネル・プログ
ラムあるいは決定テーブルまたはこれら両方も収容でき
るならば、プロクラム・ベース・レジスタ（ＰＢＲ）お
よび決定テーブル・ベース・レジスタ（ＤＴＢＲ）は不
要であり、入出力プロセッサ１０の動作か外部バス２８
からの命令サイクルおよび決定テーブル取り出しサイク
ル（ｔｒａｆｆｉｃ）の審査によって強調される。さら
に、入出力プロセッサ１０は、回し集積回路およびパッ
ケージ内で、１つまたはそれ以上の入出力コントローラ
とも組合わせられ、入出力プロセッサｌＯと入出力コン
トローラの間の状況読み出し、データ転送その他のバス
・サイクルを外部バス２８から審査することによって操
作エンハンスメントを与える。

好ましくは、実際の具体例は４つのこのようなＡｓｙｎ
ｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉ
ｔｔｅｒ　（ＵＡＲＴｓ）（図示せず）を包含するが、
筒略化のためのここではこれ以上の説明は行わない。

入出力プロセッサｌＯは、或るシステムと相互作用する
とき、その種々の入力信号および出力信号の名称、機能
について以下に示すように目録形態てリストアツブする
ことによってより良く理解して貰えよう。（供給電圧、
クロックのようなラインは簡略化のために省略する。） 第２図は入出力プロセッサ１０を使用している比較的小
型のシステム５２を示す。このシステム５２はホスト・
コンピュータまたはマイクロプロセッサ（ＭＰＵ）５４
と、主メモリまたはシステム・メモリ５６とからなり、
これらはシステム・アドレス・データ・バス５８によっ
て相互接続されている、入出力プロセッサｌＯは、アド
レス・データ・バス５日に接続されると同時に、複数の
入出力コントローラ６０（入出力プロセッサ１０に設け
られたリクエスト・ラインＲＱＮｎ−０の数より少ない
かあるいはそれに等しい数であり、３つか１例として図
示しである）にも接続している。

メモリ５６はホストＭＰＵ５４のためのプログラムおよ
びデータ、入出力プロセッサｌＯのためのチャンネル・
プログラムおよび決定テーブルを収容しており、また、
ＭＰＵ５４が出力を書き込み、そして、入力を読み出す
複数の入出力バッファ領域を包含する。各入出力コント
ローラ６０は、ＤＭＡコントローラと一緒に使用するた
めの特徴を有するのと異なり、割り込み従動入出力にと
ってのみ適当である必要のあるディスク・ドライブ、テ
ープ・ドライブ、プリンタ、逐次通信リンクのような１
つまたはそれ以上の入出力装置またはチャンネル（図示
せず）を制御する。

各入出力コントローラからの個々の割り込みサービス・
リクエスト出力ラインは入出力プロセッサ１０の個々の
リクエスト入力部、たとえば、優先化のためのＲＱＮＯ
−０、ＲＱＮＩ−０、ＲＱＮ２−０のようなリクエスト
入力部に入出力プロセッサｌＯ内のリクエスト・ロジッ
ク１２によって送られる。

この接続法は入出力コントローラ６０からのこのような
リクエスト・ラインの数が入出力プロセッサ１０によっ
て与えられるリクエスト入力部の数を超えないかぎり使
用し得る。リクエスト・ロジック１２はＲＱＮｎ−０の
うち最高位優先権を主張したラインに対応する数値コー
ドを発生する。このコードは、入出力プロセッサｌＯが
前記リクエストのために実行開始したときにチャンネル
・レジスタ１６と補助チャンネル・レジスタ１７にロー
ドされる。

入出力プロセッサ１０は、それがシステム・バス５８の
一時的支配あるいはオーナーシップを許されるようリク
エストするが、あるいは、このようなりクエストを調停
のために提案するように構成されている。これを行うに
は、入出力プロセッサｌＯからのＢＲＮ出力をホストＭ
ＰＵ５４　（または他の調停器）に主張する。ＢＧＮ信
号か入出力プロセッサｌＯに対してホストＭＰＵ　（ま
たは他の調停器）で主張されたとき、この主張はこのよ
うな用途について入出力プロセッサ１０に許可を与える
。バス・タラシトの受領を入出力プロセッサ１０か認め
たことを示す目的で、オプションのＢＧＡＣＫＮ出力か
入出力プロセッサｌＯによって主張されてもよい。

第３図のシステム６８は比較的多数−の入出力コントロ
ーラ（たとえば、３２までのチャンネル）あるいは各々
がより高いデータ転送速度を有する同数の入出力コント
ローラにサービスを行うより複雑かあるいはより高性能
かまたはこれら両方のシステムに適する。ここでは、ホ
ストＭＰＵ５４およびシステム・メモリ５６はシステム
・バス５８によって相互接続されており、入出力プロセ
ッサｌＯとローカル外部メモリ７２とを相互接続するた
めにローカル・アドレス・データ・バス７０が設けられ
ている。種々の入出力コントローラ６０をローカル・バ
ス７０に接続すると有利であるが、それらのいくつかあ
るいはすべてをシステム・バス５８に接続してもよい。

システム・バス５８とローカル・バス７０はハードウェ
ア・バッファ・インターフェース７４を経て接続されて
おり、ここでは、そこを通るいかなる流れも、そして、
その方向も他のバスの一時的制御または支配を行うホス
トＭＰＵ５４または入出力プロセッサ１０のいずれかに
よって制御される、入出力プロセッサ１０のシステム・
バス５８の一時支配は支配をリクエストする入出力プロ
セッサＩＯからホストＭＰＵ５４へのＢＲＮ出力ならび
にこの支配を許可するためのホストＭＰＵ５４からの出
力ＢＧＮによって達成される。一方、ＭＰＵ５４による
ローカル・バス７ｏの一時支配は支配をリクエストする
ホストＭＰＵ７０から入出力プロセッサｌＯへのＬＢＲ
Ｎ出力ならびにこのような支配を許可する入出力プロセ
ッサ１０からホストＭＰＵ５４への出力ＬＢＧＮによっ
て達成される。

入出力プロセッサｌＯにそのリクエスト入力部ＲＱＮｎ
−０のところてどの入出力コントローラか６０がサービ
スを要求しているのかを示すコードを与えるために、各
コントローラ６０からのサービス・リクエスト割り込み
ライン６４か前記リクエスト入力を送る出力ライン７８
を有する外部エンコーダ７６に入力される。同時にいく
つものリクエストかあった場合には、エンコーダ７６が
或る種の確定的方法に従って１つのリクエストを選ぶが
、最も単純な方法はコントローラのうちの所定の優先位
である。このような外部的な符号化は入出力コントロー
ラ６０からのリクエスト・ラインの数か入出力プロセッ
サ１０のリクエスト入力部の数を超えるシステムで使用
されなければならない、また、これは入出力プロセッサ
ｌＯによって内部的に与えられる厳密な優先位選定が適
切でないシステム、たとえば、「公正な」すなわち回転
選定法か望ましいシステムても使用され得る。

ここで、入出力コントローラかそれ自体よりインテリジ
ェントとなりつつあり、いくつかかどのチャンネルかサ
ービスを要求しているかを示すかあるいはその優先位を
示す割り込みその他の出力を与える能力を有することは
了解されたい。この場合、このような出力は外部エンコ
ーダ７６て利用されてより情報に通じた優先化を行うこ
とかできる。選定方法とは無関係に、エンコーダ７６は
その出力ライン７８に選定に対応する数値コードを発生
し、入出力プロセッサｌＯか前記のリクエストに対して
実行開始となったときにこのコードかチャンネル・レジ
スタ１６ならびに補助チャンネル・レジスタ１７にロー
ドされる。

このようなシステム６８において、ホスト・メモリ５６
はホストＭＰＵ５４のための種々のブロクラム、データ
を収容しており、ホストＭＰＵが読み出し、書き込みを
行う入出力バッファ領域も包含しているとよい。オプシ
ョンとして、入出力バッファ領域のいくつかまたはすべ
てをローカル外部メモリ７２に設けてもよい、チャンネ
ル・プログラムおよび決定テーブルはこのローカル・メ
モリ７２内にあり、システム・バス５８のローディング
（ｔｒａｆｆｉｃ）を減らす。

入出力プロセッサｌＯか割り込み従動入出力にのみ適し
ている必要のある多数の入出力コントローラ６０を効率
良く取り扱う能力は、大部分、後述する特殊化した効率
の良い命令セットに依存する。

命令セットの機能説明 所ケの実施例は種々の方法て入出力プロセッサの処理圭
力を高める付加的な命令を含み得るが、本発明の適切な
動作にとっては次の最小命令セットか必要である。各命
令タイプの説明ては、まず、その−殻内な動作を説明し
、次いて、命令ワードのサブフィールドを説明する。こ
こて、各命令ワードが種々の命令タイプの間で全体的に
微分するように命令ラッチ／デコーダ２２によって復号
される操作コート・サブフィールドを含まなければなら
ないことは了解されたい。

各命令タイプの説明の第３の部分では、シーケンサ３２
かそのタイプの命令を実行する際に行うステップを説明
する。すべての命令タイプについてのこれらのステップ
について当然のことであるが、シーケンサ３２はプログ
ラム・カウント（ＰＣ）・レジスタの内容によって指示
されたアドレスのところでメモリから命令ワードを読み
出し、このワードを命令ラッチ／デコーダ２２内にラッ
チし、その後、プログラム・カウント・レジスタの内容
をそれが次の高い方のアドレスを示すように増分してし
まっている。このワードが外部メモリ５６または７２か
ら読み出されている場合には、シーケンサ３２は１つの
ワードがメモリから読み出されることになっていること
をバス・インターフェース２４に知らせ、プロクラム・
ベース・レジスタ（ＰＣＢＲ）の内容を重要度の高いビ
ットとして、そして、プロクラム・カウント・レジスタ
の内容を重要度の低いビットとして連結することによっ
てアドレスを与え１次いて、バス・インターフェース２
４かこのワードがアクセスされたことを知らせるのを待
つ。

ＩＮＴＥＲＰＲＥＴ命令 この命令は、普通は、入出力コントローラ６０内の状況
レジスタを読み出し、その値を内部または外部のメモリ
の「決定テーブル」へのインデックスとして使用し、こ
のテーブルから対応する値を検索し、その値に基づいて
、チャンネル・レジスタの内容を変えるが、あるいは、
プログラム・カウント・レジスタ（ＰＣ）を再ロードす
るが、または、これら両方を行ってチャンネル・フロク
ラムの異なった部分の実行を開始させることかできる。

この命令は現在のチャンネルについて装置アドレス・テ
ーブル（ＤＡＴ）エントリによって与えられたアドレス
から所望の状況レジスタの変換を指摘する装置オフセッ
ト・サブフィールドを含む。この命令は、また、この実
施例でｔＦえられる決定テーブルのうちどのテーブルか
この命令に対して使用されることになっているかを指摘
する決定テーブル数サフフィールトも含む。

ＩＮＴＥＲＰＲＥＴ命令を示す命令ワードを取り出した
後、入出力プロセッサ１０は、まず−このワードをテス
トしてキャラクタ・レジスタ（ＣＨＡＲ）を入出力コン
トローラ６０の状況レジスタからロードすべきかどうが
、あるいは、キャラクタ・レジスタの先行の内容か使用
されるべきかどうかを決定する。当初の実施例ては、装
置オフセット・サブフィールド内の「オールワン」値が
「キャラクタ・レジスタの先行内容を使用する」ことを
示す。

ローディングが指定されない場合には、入出力プロセッ
サｌＯはこのパラグラフの残部で説明する動作を省略す
る。すなわち、この特徴は、レジスタを再読み出しする
ことなく別の方法で状況レジスタ値を再翻訳する能力の
ような種々のオプションを可能とする。ローディングが
指定された場合には、シーケンサ３２は或るバイトか入
出力コントローラ６０から読み出されるべきであること
をバス　インターフェース２４に知らせ、ＡＬＵ４１に
命令を与えて現在のチャンネルについての装置オフセッ
ト・サブフィールドと装置アドレス・テーブル（ＤＡＴ
）エントリの和または排他的ＯＲとしてアドレスを与え
る。バス・インターフェース２４が情報が入出力コント
ローラから読み出されていることを知らせ、内部データ
・バス２６て利用できるときに、シーケンサ３２はこの
情報をキャラクタ・レジスタにラッチする。

次に、シーケンサ３２は内部あるいは外部のメモリ内に
存在する可能性のある或る決定テーブルから読み出し操
作を開始する。最初のメモリに対して、読み出されるべ
きアドレスは重要度の高いビットとしての命令ワードの
決定テーブル数サブフィールドと重要度の低いビットと
してのキャラクタ・レジスタの内容との連結である。シ
ーケンサ３２は、単に、このアドレスを決定テーブルを
読み出すべき指示と一緒に内部メモリ１４に与えるたけ
である。次いで、メモリか指示されたワードの内容を内
部データ・バス２６上に置く。外部メモリについては、
シーケンサ３２はメモリ・ワードを読み出すべきである
ことをバス・インターフェース２４に知らせ、重要度の
高いビットとしての決定テーブル・ベース・レジスタ（
ＤＴＢＲ）の内容、中間の重要度のビットとしての命令
ワードの決定テーブル数サブフィールドの内容、そして
、最も重要度の低いキャラクタ・レジスタの内容の連結
であるアドレスを与え、次いで、このデータが読み出さ
れており、内部データ・バス２６で利用できることをバ
ス・インターフェース２４が知らせるまで待機する。ア
クセスされたメモリのタイプと無関係に、シーケンサ３
２はこの情報を決定テーブル・ワード・ラッチ２０にラ
ッチする。

ＩＮＴＥＲＰＲＥＴ命令について用いられる決定テーブ
ル・ワードは２つまたは３つのサブフィールドを含む、
まず、異なったチャンネルが続く命令について用いられ
得るようにチャンネル・レジスタｌ６の内容に加えられ
るべき値であり１次に、異なった命令シーケンサが実施
され得るようにプログラム・カウント・レジスタ（ｐｃ
）にロードされ得る値であり、最後に、プロクラム・カ
ウント・プログラムに前記値を実際にロードすべきであ
るがどうかの指示である。この３番目の指示は決定テー
ブル・ワードの別個の１ビツト・サブフィールドを構成
してもよいし、第２サブフイールドの或る特殊な値に当
然のものであってもよい（たとえば、この値かゼロの場
合には、これはプログラム・カウント・レジスタか再ロ
ードされてはいけないことを示すかも知れない）。第２
サブフイールドの或る（異なった）特殊な値は（おそら
くは更新されている）現在のチャンネルに対するＰＣＴ
エントリかプログラム・カウンタにロードされるべきで
あることを示す。この最後の機能は別個の状態／文脈を
多重チャンネル入出力コントローラ内の各チャンネルに
対して維持するのを回走とする。

入出力プロセッサｌＯのユーザーはメモリ内の決定テー
ブル内の種々のワードの内容を符号化し、入出力コント
ローラの状況レジスタから読み出され得る各可能値につ
いて実施されるべきアクションを指示する。このような
ワードの各々はチャンネル・レジスタ（ＣＨＡＮ）につ
いての変更、プログラム・カウント・レジスタ（ＰＣ）
を指示したり、あるいは指示しなかったり、もしくは、
これら両方を指示したりすることができる。

チャンネル・レジスタについての「無変更」は最初のサ
ブフィールドてゼロを与えるたけて行われる。

ラッチ２０において決定テーブル・ワードをラッチした
後、シーケンサ３２はチャンネル・レジスタ（ＣＨＡＮ
）の内容と第１サブフイールドの内容なＡＬＵ４１に加
え、次いて、その和をチャンネル・レジスタ１６にラッ
チする。次いて、決定テーブル・ワードをテストしてプ
ログラム・カウント・レジスタ（ＰＣ）か再ロードされ
るべきであるがどうかを調べ、もし再ロードすべきであ
る場合には、第２サブフイールドの内容を内部データ・
バス２６上に置き、この内容をプロクラム・カウント・
レジスタにラッチする。

これにより、ＩＮＴＥＲＰＲＥＴ命令の動作は完了する
。この命令の後、シーケンサ３２は、常に、（おそらく
は再ロードされた）プログラム・カウント・レジスタに
よって示された命令ワードを取り出し、実行することに
よって現在のチャンネルの動作を続ける。

ＩＮＰＩＩＴ命令 この命令は、普通、或る任意の入出力コントローラ６０
からデータを読み出し、オプションとしてＩＮＴＥＲＰ
ＲＥＴ命令を同様の要領で翻訳する（したかって、おそ
らくは、プログラム・カウント・レジスタの内容を変え
、このデータを外部メモリ５６または７２内のチャンネ
ルの現在のバッファ領域に書き込む）。この命令は少な
くとも３つのサブフィールド、すなわち、読み出される
べきデータ・レジスタを選ぶ装置オフセット、ＩＮＴＥ
ＲＰＲＥＴ命令について説明したような決定テーブル数
、ＩＰＵＴ命令か完了した後にこのチャンネルについて
実行か常に継続すべきであるがどうかを示す単ビット「
エンド」サブフィールドである。

ＩＮＰＵＴ命令を示す命令ワードを取り出した後、入出
力プロセッサ１０は、まず、このワードをテストし、Ｉ
ＮＴＥＲＰＲＥＴ命令において説明したように、入出力
コントローラ６０からキャラクタ・レジスタ（ＣＨＡＲ
）がロードされるべきであるがおうどうかを決定する。

もしそうてないならば、入出力プロセッサ１０はこのパ
ラグラフの残部で説明する動作を省略する。この特徴に
よれば、メモリ・バッファ領域に先に発生したデータを
転送する濠力のような種々の融通性を得られる。ローデ
ィングか指示されている場合には、シーケンサ３２はＩ
ＮＴＥＲＰＲＥＴ命令について説明したような入出力コ
ントローラ６０からの読み出し操作を示す。ただし、現
在のチャンネルについて装置データ幅パラメータをテス
トし、次いて、指示された幅のデータを読み出すように
バス・インターフェース２４に信号を送り、データ＠８
ビットより大きいときには、最高位メモリ・アドレスの
ところに記憶されるべきバイトをキャラクタ・レジスタ
に対してラッチし、現在のチャンネルについてのハイド
・ストア・テーブル・エントリに他のハイドをラッチし
、これら他のバイトについて現在のビットをセットする
ことを除く。

次に、シーケンサ３２は命令ワードをテストし、データ
を翻訳すべきかどうかをそれが指示しているかどうか調
べる。実施例によれば、これは命令ワード内の付加的な
単ビット・サブフィールドによって指摘されてもよいし
、装置テーブル数すツフィールトの或る特殊な値では当
然のものであってもよい（たとえば、この値かゼロの場
合には、これは「無翻訳」を示すかも知れない）、もし
「翻訳」が指示されていない場合には、シーケンサ３２
は決定テーブル・ワード・ラッチ内の「ブランチ」ビッ
トと「ライト」ビットをそれぞれ０．１にセットし、こ
のバラグラフの残部で説明する処理操作を省略する。翻
訳が指摘されている場合には、シーケンサ３２はＩＮＴ
ＥＲＰＲＥＴ命令について説明したような決定テーブル
からの読み出し操作を開始し、このデータを決定テーブ
ル・ワード・ラッチ３８内にラッチする。ＩＮＰＵＴ（
または０ｔｊＴＰＵＴ）命令て使用される決定テーブル
はｌＮＴＥ１１　Ｐ　ＲＥ　Ｔについて説明したような
プログラム・カウント値および「ブランチ」指示を含む
が、ＩＮＴＥＲＰＲＥＴ命令におけるチャンネル・レジ
スタ（ＣＨＡＮ）に加えられるサブフィールドを省略し
、「ライト」と呼ぶ単ビット・サブフィールドを加える
。入出力コントローラ６０から読み出され得る各ありそ
うなデータ値については、この「ライト」はその値かメ
モリ・バッファ領域に書き込まれるべきかどうかを指示
する。

「ライト」ビットが間違っている場合には。

シーケンサはメモリにデータを書き込まず、次の３つの
パラグラフて説明するステップを省略する。もし「ライ
トコビットが真実である場合には、シーケンサはそのチ
ャンネルについての装置データ幅およびメモリＸｆｅｒ
幅のパラメータに従って入出力コントローラ６０からの
データを処分する。このプロセスは１つの実施例につい
て以下に説明するが、ここては、幅パラメータは８ビツ
トまたは１６ビツトであってよい。なお、この技術の他
のデータ幅（たとえば、３２ビツト）への応用は当業者
てあれば容易に行える。

装置データ幅およびメモリＸｆｅｒ幅が共に８ビツトで
ある場合、シーケンサ３２はメモリ・ハイド書き込み操
作についてバス・コントローラ２４に知らせ、現在のチ
ャンネルについてのメモリ・アドレス・テーブル（ＭＡ
Ｔ）エントリからのアドレスを与えると共に、キャラク
タ・レジスタ（ＣＨＡＲ）からのデータも与える。その
後、前記ＭＡＴを１ずつ増分し、現在のチャンネルにつ
いてのメモリ・カウント・テーブル（ＭＣＴ）エントリ
を１ずつ減分する。

装置データ幅およびメモリＸｆｅｒｍか共に１６ビツト
である場合、シーケンサ３２は上記の作業を同様に進行
させる。たたし、そのチャンネルについてのキャラクタ
・レジスタおよびバイト・ストア・テーブル・エントリ
から書き込むべきデータを与え、メモリ・アドレス・テ
ーブル（ＭＡＴ）エントリを２ずつ増分し、メモリ・カ
ウント・テーブル（ＭＣＴ）エントリを２ずつ減分する
ことは除く。

装置データ幅が８ビツトで、メモリＸｆｅｒ幅か１６ビ
ツトである場合、シーケンサ３２は現在のチャンネルに
ついて次の情報をテストし、メモリ・アドレス・テーブ
ル（ＭＡＴ）エントリ。

Ｍメモリ・カウント・テーブル（ＭＣＴ）エントリの最
も重要度の低いビットとバイト・ストア・テーブル（Ｂ
ＳＴ）エントリ内の現在のビットをどう処理すべきかを
決定する。このチャンネルについてのＭＡＴエントリが
偶数で、ＭＣＴエントリか１より大きい場合、シーケン
サ３２はキャラクタ・レジスタ（ＣＨＡＲ）からそのチ
ャンネルのＢＳＴエントシトハイトを転送し、ＢＳＴエ
ントリの現在のビットをセットする。メモリ・アドレス
が偶数で、メモリ・カウント値が１の場合、あるいは、
メモリ・アドレスが奇数であるが、チャンネルのＢＳＴ
の現在ビットがＯである場合には、シーケンサ３２はメ
モリ・バイト書き込みについてバス・インターフェース
２４に知らせ。

ＢＳＴからのデータ・ワードの低次アドレス指定された
ハイドを与え、ＣＨＡＲからの高次のアドレス指定され
たバイトを与え、ＭＡＴエントリマイナス１として（す
なわち、最も重要度の低いビット０として）このアドレ
スを提供する。いずれにしても、ＤＤＷ＝８、ＭＸＷ＝
　１６（７）場合、シーケンサ３２は次にＭＡＴエント
リを１ずつ増分し、ＭＣＴエントリを１ずつ減分する。

「ライト」ビットと無関係に、シーケンサ３２は、次い
で、「ブランチ」指示の値をテストする。「ブランチ」
が真実である場合、それは決定テーブル・ワードからの
サブフィールドを内部データ・バス２６上に置き、それ
をプログラム・カウント（ｐｃ）　・レジスタ内にラッ
チし、次いて、その記憶場所から次の命令を取り出し、
実行するように進行する。

「ブランチ」か間違っている場合、そして、メモリ・カ
ウント値がゼロであるがあるいは命令ワードからの「エ
ンド」ビットが０である場合には、シーケンサは次の命
令を取り出し、実行するように進む。

「ブランチ」か間違っており、メモリ・カウント・テー
ブル（ＭＣＴ）エントリかゼロてなく、そして、ｒＥｎ
ｄＪ＝１である場合、入出力コントローラからの現在の
リクエストを取り扱うためのプログラムは完了する。こ
の場合、シーケンサ３２はリクエスト・ラインＲＱＮロ
ー０をサンプリンクするアイドル状態に戻る。

ＯＵＴＰＵＴ命令 この命令は、普通、外部メモリ（５６または７２）内の
チャンネルの現在のバッファ領域からデータを読み出し
、オプションとしてＩＮＴＥＲＰＲＥＴ命令について説
明したようなデータを翻訳しくしたがって、おそらくは
プログラム・カウント（ＰＣ）　・レジスタの内容を変
更し）２次いて、このデータを入出力コントローラ６０
に書き込む、この命令は少なくとも４つのサブフィール
ド、すなわち、入出力コントローラ内のデータ・レジス
タを選ぶための装置オフセットと、ＩＮＴＥＲＰＲＥＴ
命令について説明したような決定テーブル数と、　ＩＮ
ＰＵＴ命令について説明したような「エンド」サブフィ
ールドと、データをメモリから読み出すべきかどうかを
示す単ビット「ソート」サブフィールドとである。

ＯＵＴＰＵＴ命令を示す命令ワードを取り出した後、入
出力プロセッサは、まず、「リード」ビットをテストし
、キャラクタ・レジスタ（ＣＨＡＲ）かメモリからロー
ドされるべきかどうかを決定する。もしｒ　ｒ　ｅ　ａ
　ｄ　、Ｊ　＝　Ｏの場合、入出力プロセッサ１０は次
の３つのプログラムて説明する動作を省略する。この特
徴によれば、入出力コントローラ６０に先に発生したデ
ータを転送する能力のような種々の融通性を得ることが
できる。

ｒｒｅａｄＪ＝１の場合、シーケンサ３２はそのチャン
ネルについての装置データ幅、メモリＸｆｅｒ＠のパラ
メータに従ってメモリからデータを得る。このプロセス
を或る実施例について以下に説明するが、そこにおいて
は、各幅パラメータは８ビツトであるが１６ビツトであ
る。この技術の他のデータ幅（たとえば、３２ビツト）
への応用は明らかである。

装置データ＠およびメモリ・データ幅が共に８ビツトで
ある場合、シーケンサ３２はメモリ・バイト読み出し操
作についてバス・インターフェース２３に知らせ、現在
のチャンネルについてメモリ・アドレス・テーブル（Ｍ
ＡＴ）エントリからのアドレスを与える。その後、前記
ＭＡＴエントリを１ずつ増分し、現在のチャンネルにつ
いてのメモリ・カウント・テーブル（ＭＣＴ）エントリ
を１ずつ減分する。バス・インターフェース２４がデー
タが内部データ・バス２６で利用できることを示すとき
は、シーケンサ３２はそれをキャラクタ・レジスタ（Ｃ
ＨＡＲ）内にラッチする。

装置データｌ１１ｇおよびメモリ・データ幅が共に１６
ビツトである場合、シーケンサ３２は上記の操作を同様
に続けるが、ただし、それはメモリ・ワード読み出し操
作を要求し、前記メモリ・アドレス・テーブル（ＭＡＴ
）エントリを２ずつ増分し、前記メモリ・カウント・テ
ーブル（ＭＣＴ）を２ずつ減分し、ワードのアドレス指
定された低次のバイトをキャラクタ・レジスタ（ＣＨＡ
Ｒ）内にラッチし、アドレス指定された高次のバイトを
そのチャンネルについてのバイト・ストア・テーブル（
ＢＳＴ）内にラッチする。

装置データ幅が８ビツトて、メモリ・データ幅か１６ビ
ツトである場合、シーケンサ３２は現在のチャンネルに
ついての次の情報をテストし、メモリ・アドレス・テー
ブル（ＭＣＴ）エントリ、メモリ・カウント・テーブル
（ＭＣＴ）エントリの最も重要度の低いビットおよびバ
イト・ストア・テーブル（ＢＳＴ）エントリの現在のビ
ットをとのうように処理すべきかを決定する。メモリ・
アドレスが偶数であり、ＭＣＴエントリが１より大きい
場合、シーケンサ３２はメモリ・ワード読み出しについ
てバス・インターフェース２４に知らせ、ＭＡＴエント
リからアドレスを与え、低次のアドレス指定されたデー
タ・バイトをキャラクタ（ＣＨＡＲ）レジスタ内にラッ
チし、高次のアドレス指定されたデータ・バイトをこの
チャンネルのためのＢＳＴエントシトにラッチし、エン
トリの現在のビ・シトをＢＳＴにセットする。メモリ・
アドレスか偶数て、ＭＣＴエントリが１を含む場合、あ
るいは、メモリ・アドレスが奇数て、チャンネルのＢＳ
Ｔ現在ビットが０である場合、シーケンサ３２はメモリ
・バイト読み出しについてバス　インターフェース２４
に知らせ、ＭＡＴエントリからアドレスを与え、ＣＨＡ
Ｒレジスタにこのデータをラッチする。メモリ・アドレ
スか奇数て、チャンネルのＢＳＴ現在ビットかセットさ
れている場合、シーケンサ３２は、単に、そのチャンネ
ルについてのＢＳＴエントリの内容なＣＨＡＲレジスタ
に転送するたけである。

いずれにしても、ＤＤＷ＝８．ＭＸＷ＝　１６の場合、
シーケンサ３２はメモリ・アドレス・テーブル・エント
リを１ずつ増分し、ＭＣＴエントリを１ずつ減分する。

ｒＲｅａｄＪビットとは無関係に１シーケンサ３２は１
次に、この命令ワードをテストし、データを翻訳すべき
かどうかを決定する。この実施例によれば、これは命令
ワード内の別の単ビット・サブフィールドによって指定
されてもよいし、装置テーブル数サブフィールドの或る
特殊な値に当然のものであってもよい（たとえば、この
値かゼロの場合には、それは「無翻訳」を示すかも知れ
ない）、翻訳が指定されていない場合には、シーケンサ
は決定テーブル・ワード・ラッチ２０内の「ブランチ」
、「ライト」ビットを偽、真のそれぞれにセットし、こ
のパラグラフの残部に説明する処理を省略する。翻訳が
指定されている場合には、シーケンサ３２はＩＮＴＥＲ
ＰＲＥＴ命令について説明したように決定テーブルから
の読み出し操作を開始し、このデータを決定テーブル・
ワード・ラッチ２０内にニッチする。ＯＵＴＰＵＴ命令
で使用される決定テーブル・ワードはＩＮＰＵＴと同じ
であり、それはプログラム・カウント（ＰＣ）値、「ブ
ランチ」指示および「ライト」ビットを含む。

「ライト」ビットかｌの場合、シーケンサ３２は命令ワ
ードをテストし、データを入出力コントローラに置くる
べきかどうかを決定する。これは命令ワード内の付加的
な１ビツト・サブフィールドによって指示されてもよい
し、装置オフセット・サブフィールドの或る特殊な値に
当然のものであってもよい（たとえば、「オールワン」
値は「データを送らない」ことを示すかも知れない）、
「ライト」＝０または命令ワードか送ることを指定して
いないが、あるいは、これら両方である場合、シーケン
サ３２はこのバラグラフの残部におけるステップを省略
する。さもなければ１次に、現在のチャンネルについて
の装置データ幅パラメータをテストする。パラメータが
８ピクト入出力コントローラを示す場合には、シーケン
サは入出力バイト書き込み操作についてバス・インター
フェース２４に知らせ、キャラクタ（ＣＨＡＲ）レジス
タからのデータな榮える。

１６ビツト入出力コントローラの場合、シーケンサ３２
は入出力ワート書き込み操作についてバス・インターフ
ェース２４を知らせ、ＣＨＡＲレジスタからのワードの
低次のアドレス指定されたバイトを与えると共に、ハイ
ド・ストア・テーブル（ＢＳＴ）エントリからの高次の
アドレス指定されたバイトを与える。いずれにしても、
シーケンサ３２はＡＬＵ４１に指令を与えて、このアド
レスを現在のチャンネルについての装置オフセット・サ
ブフィールドおよび装置アドレス・テーブル・エントリ
の内容の和すなわち排他的ＯＲとして与える。

データを入出力コントローラに置くるかどうかに無関係
に、シーケンサ３２は、ＩＮＰＵＴ命令についてまさに
説明した通りに、「ブランチ」および「エンド」ビット
の値ならびにメモリ・カウント・テーブル（ＭＣＴ）エ
ントリに従ってＯＵＴＰＵＴ命令を完了する。

５ＥＮＤ　ＴＯＤＥＶＩＣ命令 この命令は入出力コントローラ６０に或る一定のバイト
値、たとえば、このコントローラおよびその組合わせた
装置の将来の動作を状態調整する指令を送る。これは２
つのサブフィールド、すなわち、ＩＮＴＥＲＰＲＥＴ命
令について先に説明したような装置オフセットと、入出
力コントローラ６０に送るべき８ビツト値とである。

５ＥＮＤ　ＴＯＤＥＶＩＣＥ命令を示す命令ワードを取
り出した後、入出力プロセッサ１０は入出力バイト書き
込み動作についてバス・インターフェース２４に知らせ
、ＡＬＵ４１に指令を与えてこのアドレスを現在のチャ
ンネルについての装置オフセット・サブフィールドおよ
び装置アドレス・テーブル（ＤＡＴ）エントリの和また
は排他的ＯＲとして与え、命令デコーダ／ラッチからの
データを与える。シーケンサ３２は、常に、　５ＥＮＤ
Ｔｏ　ＤＥＶＩＩＩ：Ｅ命令の後に次の命令を実行し続
ける。

５ＥＮＤ　ＴＯＭＥＭＯＲＹ命令 この命令は現在のメモリ・バッファに或る一定のバイト
値を書き込む。これは、たとえば、逐次通信リンつて誤
って受け取られたデータの代わりに或る特殊なキャラク
タ・コートを使用するのに有用である。この命令は１つ
のサブフィールド、すなわち、メモリに書き込むべき８
ビツト値を含む。

５ＥＮＤ　ＴＯＭＥＭＯＲＹ命令を示す命令ワードを取
り出した後、シーケンサ３２はメモリ・バイト書き込み
動作についてバス・インターフェース２４を知らせ、現
在のチャンネルについてのメモリ・アドレス・テーブル
（ＭＡＴ）エントリからアドレスを与え、命令デコーダ
／ラッチ２２からデータを与える。その後、これはこの
チャンネルについてのＭＡＴエントリを１ずつ増分し、
このチャンネルについてのメモリ・カウント・テーブル
（ＭＣＴ）エントリな１ずつ減分する。シーケンサ３２
は、常に、５ＥＮＤ　ＴＯＭＥＭＯＲＹ命令の後に次の
命令を実行するように進む。

ＩＮＴＥＲＲＵＰＴ命令 この命令はＩＲＱＮライン上にホストＭＰＵ５４への割
り込みリクエストを生じさせ、普通は、先の命令がメモ
リ内の現在のバッファ（５６または７２）が完了したこ
と、すなわち、バッファ内のすべての出力データが入出
力コントローラ６０に送られてしまったこと、あるいは
、入力バッファが入出力コントローラ６０からのデータ
で満たされてしまったこと、あるいは、入出力コントロ
ーラ６０から読み出された状況値あるいはデータ値のた
めに入力バッファが論理的に終了したことを決定したと
きに使用される。この命令は２つまたは３つのサブフィ
ールドを含む、すなわち、前記ホストが割り込みリクエ
ストに応答したときにホストＭＰＵ５４に送られること
になる割り込みベクトル値と、入出力プロセッサ１０が
ＩＮＴＥＲＲＵＰＴ命令の後にさらなる命令を実行する
ようにオン方向に進むべきかどうかを示す単ビット「エ
ンド」サブフィールドと、いくつかの優先レベルのうち
のどの優先レベルでこの割り込みが記憶あるいは待機さ
せられるべきかを示すオプションの「レベル」サブフィ
ールドとである。

ＩＮＴＥＲＲＵＰＴ命令を示す命令ワードを取り出した
後、シーケンサ３２は次のように進行する。多層レベル
特徴かこの実施例で与えられている場合、それは、まず
、内部メモリ１４内のいくつかのキューのうちどのキュ
ーで割り込み情報が記憶されるべきかを選ぶのに「レベ
ル」サブフィールドの値を使用する。いずれにしても、
シーケンサ３２は現在のチャンネルの識別（すなわち、
チャンネル・レジスタ（ＣＨＡＮ）の内容）と−緒にベ
クトル値を命令ワードから（選ばれた）割り込みキュー
（ＩＮＴＴＡＢ）に書き込む。ＩＲＱＮライン上の入出
力プロセッサの割り込みリクエストと信号がまた主張さ
れていない場合には、それか主張される。

もし「エンド」ビットか１の場合、シーケンサ３２はそ
のアイドル状態に戻り、この状態において、シーケンサ
は種々の入出力コントローラ６０からリクエストと・ラ
インＲＱＮｎ−０をサンプリングする。エンドがゼロの
場合、シーケンサはオン状態に続け、次の命令を実行す
る。

ホストＭＰＵ５４か割り込みリクエストとに応答したと
き、入出力プロセッサｌＯは次のように進行する。多層
レベル特徴が設けられている場合、入出力プロセッサは
、まず、少なくとも１つのＩＮＥＲＲＵＰＴ命令か実行
される、すなわち、対応する肯定応答かまた受け取られ
ていない最高優先位レベルを選ぶ０次いて、入出力プロ
セッサｌＯは割り込みキュー（ＩＮＴＴＡＢ）から選ば
れた最も早い割り込み命令についての割り込み情報を読
み出し、そのベクトル値をデータ・びん２８上の置く、
入出力プロセッサ１０は、バス・インターフェース２４
を経て、ホストＭＰＵ５４に応答し、割り込みキュー（
ＩＮＴＴＡＢ）から読み出されたチャンネル番号を割り
込みチャンネル・レジスタ（ＩＮＴＣＨＮ）へ転送し、
そこから、次いてホストＭＰＵ５４によって読み出され
得る。

ＪＵＭＰ　ＩＦ　Ｃ０ＵＮＴ　ＺＥＲＯ命令この命令は
、現行のチャンネルについてのメモリ・カウント・テー
ブル（ＭＣＴ）エントリがゼロの場合に新しい値をプロ
グラム・カウンタ（ｐｃ）にロードする。この命令は、
普通は、ＩＮＰＵＴ、　ＯＵＴＰＵＴまたは５ＥＮＤ　
ＴＯＭＥＭＯＲＹ命令の後に使用されて、現在のメモリ
・バッファがその命令によって完了したかどうかを決定
する。この命令は１つのサブフィールド、すなわち、メ
モリ・カウント・テーブル（ＭＣＴ）がゼロの場合に引
き続いて実施されるべき命令のアドレスを包含する。

ＪＵＭＰ　ＩＦ　Ｃ０ＵＮＴ　ＺＥＲＯ命令を示す命令
ワードを取り出した後、シーケンサ３２は現行チャンネ
ルについてのメモリ・カウント・テーブル（ＭＣＴ）エ
ントリをテストする。もしそれかゼロならば、シーケン
サ３２は命令ラッチ／デコーダからのサブフィールドを
内部データ・バス上に置き、その値を捕獲すべきことを
プログラム・カウンタ（ｐｃ）に知らせる。次に、シー
ケンサ３２は作動し続けて（おそらくは再ロードされて
いる）プログラム・カウンタ（ＰＣ）によって指示され
た命令を実行する。このメモリ・カウント・テーブル（
ＭＣＴ）エントリがゼロでない場合、ＪＵＭＰ　ＩＦ　
Ｃ０ＵＮＴ　ＺＥＬＯの後の次の命令が実行される。

ＪＵＭＰ　ＩＦ　Ｃ０ＵＮＴ　Ｎ０ＮＺＥＲＯ命令この
命令は、メモリ・カウント・テーブル（ＭＣＴ）エント
リがゼロでない場合にプログラム・カウンタ（ｐｃ）が
再ロードされることを除いて先の命令と同様である。

ＪＵＭＰ命令 この命令は、プログラム・カウンタ（ｐｃ）か常に再ロ
ードされることを除いて、先の２つの命令と同様である
。

ＬＯＡＤ　５ＴＡＲＴ　ＡＤＤＲＥＳＳ命令この命令は
或るチャンネルについてのプログラム・カウンタ・テー
ブル（ＰＣＴ）へ新しい値をロードする。それによって
、実行が後に行われ得るエントリ・ポイントを与える。

この命令は、常用翻訳またはデータ翻訳あるいはメモリ
・バッファの満了が入出力コントローラまたはそれに組
合わせた装置の状態あるいは入出力プロセスが主として
変化しつつあるかあるいは変更されてしまっていて入出
力プロセッサｌＯが将来のリクエストとに応答しなけれ
ばならないことを示すときに有用である９ この命令は２つのサブフィールドを含み、その１つは将
来実施されるべき最初の命令のアドレスを示す。もう一
方のサブフィールドはこの命令アドレスか出発チャンネ
ル（ＲＱＮｎ−０ラインに基づくＣＨＡＮにロードされ
るチャンネル）あるいは現行のチャンネル（ＣＨＡＮが
ロードされているためにＩＮＴＥＲＲＵＰＴ命令によっ
て修正されたようなチャンネル）についてＰＣＴエント
リにロードされるべきかどうかを示す。第１の形態では
、ＲＱＮｎ−０ラインに応答して実行が開始される゛ア
ドレスを変更し、第２の形態はＩＮＴＥＲＲＵＰＴ命令
の’１ｏａｄ　ＰＣａｎｄ　ＰＣＴ（Ｃ）ＩＡＮ）」特
徴と関連して使用されて多重チャンネル入出力コントロ
ーラ内の各チャンネルに対して個別の文脈／状態を維持
する。

ＬＯＡＤ　５ＴＡＲＴ　ＡＤＤＲＥＳＳ命令を示す命令
ワードを取９出した後、シーケンサ３２はこのサブフィ
ールド値を内部データ・バス２６上に置き、内部メモリ
１４にこの値をチャンネル・レジスタ１６または補助チ
ャンネル・レジスタ１７によって指示されるチャンネル
についてプログラム・カウント・テーブル（ＰＣＴ）エ
ントリに書き込む。

ＡＮＤ　ＤＡＴＡ、ＯＲＤＡＴＡ、ＸＯＲＤＡＴＡ命令
これらの命令は、論理的に、先行命令からのキャラクタ
・レジスタ（ＣＨＡＲ）の内容を命令内の或る一定のバ
イト値と組合わせ、その結果をキャラクタ・レジスタに
戻して記憶させる。入出力コントローラの設計ては、−
組の独立し・たビットまたはサブフィールドあるいはこ
れら両方からなる指令、状況レジスタを設けて、入出力
コントローラを制御するために、このようなレジスタの
内容を読み出し、ビットまたはサブフィールドのいくつ
かの値を変更し、その結果を前記レジスタに戻して書き
込むことが必要となることは普通のことである。これら
の命令はこのような入出力コントローラ内のこのような
レジスタを処理する手段を提供する。

これらの命令の各々は、１つのサブフィールド、すなわ
ち、前記一定値を含む。これらの命令のうちの１つを示
す命令ワードを取り出した後、シーケンサ３２はサブフ
ィールド値を論理演算ユニット（ＡＬＵ）４１の２つの
入力バス４３．４５のうちの１つに送り、キャラクタ・
レジスタ（ＣＨＡＲ）の内容を他方の入力バスに送り、
どの論理操作か実施されるべきかを論理演算ゆにつとに
知らせ、次いで、その結果をＣＨＡＲレジスタに戻して
そこにラッチする。シーケンサ３２は、常に、これらの
命令の任意のものの後に次の命令を取り出し、実行する
ように進む。

ＲＥＬＯＡＤ命令 この最後の命令は現在のバッファか完了したときに入出
力プロセッサ１０をメモリ（５６または７２）内の別の
バッファに切り換え得る手段を提供する。このＲＥＬＯ
ＡＤ命令は１つのサブフィールド、すなわち、チャンネ
ル・レジスタ１６の内容に加えられるべき値（Ｄｅｌｔ
ａ　ＣＨＡＮ）であり、補助チャンネル・レジスタ１７
にロードされ、「再ローデイング・チャンネル」となる
別のチャンネルの番号を得るようになっている。チャン
ネル・レジスタ１６て示されるチャンネルは「再ローデ
ツド・チャンネル」と呼ぶ。

ＲＥＬＯＡＤ命令を示す命令ワードを取り出した後、シ
ーケンサ３２は、まず、前記サブフィールド値を論理演
算ユニット４１の入力バス４３．４５のうちの１つに送
り、チャンネル・レジスタ１６からの値を他方の入力バ
スに送り、その後、その結果を補助チャンネル・レジス
タ１７内にラッチする０次に、入出力プロセッサ・デー
タ・バスの幅に依存して２つまたは３つの連続したサイ
クルの各々について、ｌ）メモリ・ワード書き込み操作
を実施すべきことをバス・インターフェース２４に知ら
せ、２）再ローデイング・チャンネルのメモリ　アドレ
ス・テーブル・エントリ（ＭＡＴ）からアドレスを与え
、３）前記メモリ・アドレス・エントリを転送されるバ
イトの数たけ増分し、４）再ローデイング・チャンネル
のメモリ・カウント・テーブル（ＭＣＴ）エントリを転
送するバイトの数だけ減分する。最初（または、最初の
２回）の書き込み操作については、シーケンサ３２は再
ローデツド・チャンネルについてメモリ・アドレス値の
重要度の高い部分と低い部分として書き込まれるべきデ
ータを与える（これはこの実施例か主として意図してい
るホス）−ＭＰＵ５４について適切な順序で行われる）
。

最後の書き込み操作については、ゼロを書き込まれるべ
きデータとして与える。

これらの書き込み操作の完了時、シーケンサ３２は再ロ
ーデイング・チャンネルについての減分されたメモリ・
カウント値をてすとする。この値がゼロの場合、シーケ
ンサ３２は再ロープインタ・チャンネルについての装置
アドレス・テーブル（ＤＡＴ）エントリの内容を同じチ
ャンネルについてのＭＡＴエントリに転送し、同じチャ
ンネルについてのＰＣＴエントリの内容を同じチャンネ
ルについてのＭＣＴエントリに転送する。

Ｍ　ＣＴ　値が前記の転送を生しさせるかどうかとは無
関係に、シーケンサ３２は、次に、入出力プロセッサの
データ・バスの幅に依存して、２つまたは３つの連続し
たサイクルを実施する。各サイクルにおいて、シーケン
サはバス・インターフェース３４にメモリ読み出しサイ
クルを実施すべきことを知らせ、再ロープインク・チャ
ンネルについてのメモリ　アドレス　テーブル（ＭＡＴ
）エントリからアドレスを与え、次いて、このアドレス
を転送されるバイトの数だけ増分する。バス・インター
フェース２４がデータを内部データ・バス２６上で利用
できることを知らせたとき、シーケンサ３２はチャンネ
ル・レジスタ１６によって指示されるメモリ・アドレス
・テーブル（ＭＡＴ）の重用度の高い部分と低い部分へ
の２ｊＳ１．第２の転送についてのデータを捕獲する（
これは実施例が原理的に作動を意図しているホスト・プ
ロセッサにとって適切な順序で行われる）　最後の読み
出し操作では、シーケンサ３２はチャンネル・レジスタ
１６によって指示されるメモリ・カウント・テーブル（
ＭＣＴ）へのデータを捕獲する。

読み出し操作か完了した後、シーケンサ３２は、論理演
算ユニット４１を使用して再ローデイング・チャンネル
についてのメモリ・アドレス値を再ローデツド・チャン
ネルのＭＡＴ値（の最初の部分）を読み出したアドレス
まで減じるが、あるいは、先に得ていたこびいを再ロー
デイング・チャンネルのＭＡＴエントリに転送する。

これら２つの作動は同等のものであり、再ローデイング
・チャンネルについてのメモリ・アドレスを読み出され
たデータの出発時点まで戻すようになっている。

これはＲＥＬＯＡＤ命令の実行を完了させ、シーケンサ
３２はその後に次の順序の命令を実施する。ここで、メ
モリ・バッファの完全なリングの実行が続＜　ＪＵＭＰ
　ＩＦ　Ｃ０ＬＩＮＴ　ＺＥＲＯ（または、Ｎ０Ｎ２Ｅ
ＲＯ）によって決定され得ることに注目されたい。

これらの動作は入出力バッファ「リング」をセットアツ
プする主プロセッサ・ソフトウェアのための手段を提供
する。これらのバ・ソファは或る円形の回転する方法で
入出力プロセッサｌＯによって使用される。第４図はＣ
ＨＡＮ−７、Ｄｅｌｔａ　ＣｔｌＡＮ−２の場合にＲＥ
ＬＯＡＤ命令の２つの異なった実行の効果を示している
。チャンネル７は３つの入出力バッファのリングを有し
、チャンネル９を経て再ロードされる。最初のＲＥＬＯ
ＡＤはｒｎ］ハイドがバッファ領域ｌからあるいはそこ
へ転送された後に発行され、この時点で、ホストＭＰＵ
かｒｃｕｒｒｅｎｔＪとなり、バッファ２．３のアドレ
ス、カウント数を提供する。他方のＲＥＬＯＡＤはいく
らか後に実行され、「ｍ」ハイドはバッファ３か仁また
は、そこへ転送され、ホストＭＰＵは小さいｒｂｅｈｉ
ｎｄＪであり、バッファｌについてのアドレス、カウン
ト数をリフレッシュするが、バッファ２についてはまで
それは行われていない０図示したように、再ローデイン
グ・チャンネルについての装置アドレス値および内部メ
モリ・アドレス値はシステム・メモリ内の一連のアドレ
ス／カウント対の出発アドレスであり、各バッファの１
対が再ローデツド・チャンネルに割り当てられる。再ロ
ーデイング・チャンネルについてのプログラム・カウン
タ・テーブル値と当初のＭ　ＣＴ　４ｆ１が入出力バッ
ファの数の６倍となるようにプログラムが組まれる。

エンデイング・メモリ・アドレスのライｌ−ハックは主
プロセッサ・ソフトウェアか各バッファに実際に転送さ
れるデータ量を検出できるようにする。これは、特に、
いっばいになる前に読了し得る入力バッファにとって重
要である。すなわち、状況翻訳またはデータ翻訳を原因
とする場合である。ここて、カウント値へのライティン
グ・パック・ゼロは入出力プロセッサ１０が完全なリン
ク「についてルーピングする」のを防ぐと共に、主プロ
セッサ・ソフトウェアかバッファの入力データを処理す
る前あるいはバッファを新しい出力データで満たす前に
回しバッファを再処理するのを防ぐ。ＲＥＬＯＡＤ命令
の後ニＪＩＩＭＰ　ＩＦ　Ｃ０ＵＮＴ　ＺＥＲＯ（また
は、Ｎ０ＮＺＥＲＯ）命令か続き、この状態についてて
すとを行う。

初期具体例 入出力プロセッサｌＯの初期具体例では、先に述べたよ
うに、チャンネルが３２であり、１６ビツトの外部、内
部データ・バスと２４ビツトのメモリ、入出力アトレス
を使用する。メモリ・カウント値は１４ビツトであり、
単ビット・メモリ・Ｘｆｅｒ幅パラメータと単ビウト装
置データ幅パラメータを持つ同じ１６ビウト・ワードに
おいてプログラムか組まれると便利である。

初期具体例ては、リクエストと入力部ＲＱＮ４−０は５
つである、入出力プロセッサ１０の制御レジスタ（ＣＴ
ＲＬ）のプログラマツル・ビットはこれらの入力部が外
部的に符号化されるが、あるいは、入出力コントローラ
のリクエストと出力部に直結されるかどうかを示す。

初期実現化は命令テーブルまたは決定テーブルについて
の内部メモリをなんら持たない。むしろ、１３ビツトの
プログラム・カウンタ・ベース・レジスタを方眼紙手織
、その内容か１０ビツト・プログラム・カウンタの内容
に連結されて命令取り出しのための２３ビツト・ワード
・アドレスを発生する。さらに、１１ビツト決定テーブ
ル・レジスタを方眼紙手織、その内容が４ビツト決定テ
ーブル数および８ビツト・データ・キャラクタの内容と
連結され、決定テーブル・ワードが取り出される２３ビ
ツト・ワード・アドレスを発生する。

これらすべての命令ワード、決定テーブル・ワードはこ
の実施例ては１６ビツト幅である。

バードウエサを簡略化するために、種々の命令は各命令
の重要度の高い方法４ビット分のオブコートを復号する
ことによって微分される。たたし、２つのｒＪＵＭＰ　
ＩＦ　Ｃ０ＵＮＴ・・・」命令は次に重要度の高いビッ
トによって微分され、３つのｒ　Ｌｏｇｉｃ４命令は２
つの次に重要度の高いビットによって微分される。

サラニ、５ＥＮＤ　Ｔｏ　ＭＥＭＯＲＹ命令は、５ＥＮ
Ｄ　ＴＯＤＥＶＩＣＥバスかすべて１を含む装置オフセ
ット・サブフィールドによって微分されると同じオプコ
ートを使用する。

上述したように、プログラム・カウンタ（ｐｃ）または
プログラム・カウンタ・テーブル（ＰＣＴ）にロードさ
れるサブフィールドは１０ビツトを含み、決定テーブル
数すツフィールドは４ビツトを含む。ＩＮＰＵＴまたは
ＯＵＴＰＵＴ命令の決定テーブル数すツフィールト内の
値ゼロは「無翻訳」を識別するが、決定テーブル０はＩ
ＮＴＥＲＰＲＥＴ命令内で意味をもって使用され得る。

装置オフセット・サブフィールドは６ビツトを含む。Ｉ
ＮＴＥＲＰＲＥＴ、　ＩＮＰＵＴ、　ＯＵＴＰＵＴ命令
におイテ、すべて１である装置オフセット値（１０進法
で６３）は入出力コントローラが読み出されたり。

書き込まれたりしてはいけないことを示す。

ＩＮＴＥＲＰＲＥＴ命令についての決定テーブル・ワー
ドおよびＲＥＬＯＡＤ命令ては、チャンネル番号に加え
られるサブフィールドは５ビツトを含む。

上記のリクエストと・モード・ビットに加えて、入出力
プロセッサのブローパル・コントロール（ＣＴＲＬ）レ
ジスタはリクエストと・ラインのビット・イネイブリン
グまたはディスエイブリング認識を含み、これは装置リ
セット信号が与えられたときにディスエイプル認識につ
いて状態調整され、その結果、入出力プロセッサは主プ
ロセッサが必要とする前に種々のレジスタ、記憶場所を
セットア・ンブする前にリクエストとのサービスを行う
ことはない。また、入出力プロセッサかそれ自身のプラ
イベイト・バスを持っているかどうが、あるいは主プロ
セッサのバスを分かち合っているかどうかを示すサブフ
ィールドも含む。このサブフィールドはバス・インター
フェースの調停ロジックかどのような作動するかを決定
する。

入出力プロセッサおよび主プロセッサか同じバスを共有
している場合には、制御レジスタも２つのフィールドを
有し、これか入出力プロセッサのバス・アクセスを絞っ
て制限する。これは主プロセッサかシステム全体が正し
く作用するようにあるパーセンテージのバス・アクセス
を保証しなければならない用途にとって必要である。こ
れら２つのフィールドは、それぞれ、入出力プロセッサ
１０がシステム・バス５８の制御を保つことになる最長
時間と、入出力プロセッサ１０が制御を放棄した後にシ
ステム・バス５８の次の要求制御を抑制することになる
最短時間とを表わす。

ここで、種々の変更、追加および省略が発明の範囲内で
本発明の好ましい初期具体例の細部に関して可能である
ことは了解されたい。

【図面の簡単な説明】

第１図は本発明のインテリジェント入出力プロセッサの
ブロック図である。 第２図は本発明のインテリジェント入出力プロセッサを
用いる比較的小型のシステムのブロック図である。 第３図は本発明のインテリジェント入出力プロセッサを
用いる比較的大型のシステムのブロック図である。 第４図はＲＥＬＯＡＤ命令の多重実行の効果を示す一連
の部分メモリ・マツプである。 図面にお□いて、ｌＯ・・・インテリジェント入出力プ
ロセッサ、１２・・・リクエスト・ロジック。 １４・・・内部ランダム・アクセス・メモリ、１６・・
・チャンネル・レジスタ、１７・・・補助チャンネル・
レジスタ、１８・・・内部レジスタ、２０・・・テーブ
ル・ワード・ラッチ、２２・・・命令ラッチ／デコーダ
、２４・・・バス・インターフェース、２６・・・内部
データ・バス、２８・・・アドレス・データ部分。 ３０・・・接続部、３２・・・シーケンサ、４１・・・
論理演算ユニット Ｇ　２

Claims (24)

【特許請求の範囲】
1. （１）、データ処理装置で用いることのできる入出力プ
   ロセッサであって、主プロセッサと、各々が１つまたは
   それ以上の入出力チャンネルを制御する複数の入出力コ
   ントローラであり、各々がそこへのおよびそこからのデ
   ータの転送のようなサービスの必要性を指示するサービ
   ス・リクエスト信号を発行する手段を有すると共に、そ
   れの制御するチャンネルの状況を示す内部状況レジスタ
   手段を有する入出力コントローラと、各チャンネルにつ
   いてのアドレス指定可能なバッファ領域を有する外部メ
   モリと、前記主プロセッサ、外部メモリ、入出力コント
   ローラおよび入出力プロセッサを相互接続する外部バス
   とを包含する入出力プロセッサにおいて、 前記サービス・リクエスト信号を受け取るリクエスト受
   け取り手段と、 各チャンネルと前記外部メモリの間でのデータ転送を制
   御する制御情報を記憶する内部メモリ手段であって、チ
   ャンネル・プログラム・アドレスと各チャンネルのため
   の外部メモリ・バッファ・アドレスを包含し、前記主プ
   ロセッサによる読み出し、書き込みにアクセスできる内
   部メモリ手段と、 それぞれのサービス・リクエスト信号に応答して前記チ
   ャンネル・プログラムを実施する実行手段であって、入
   出力コントローラへの、そして、そこからのデータ転送
   作業に特有の命令セットを実施するようになっており、
   この命令セットが翻訳手段を呼び出す命令を含み、この
   翻訳手段が或る入出力コントローラの前記状況レジスタ
   あるいは前記入出力コントローラからのデータ値または
   これら両方の入出力プロセッサによる審査を可能とし、
   次いで、この審査に基づく別の作業のコースを決定する
   実行手段と、 前記主プロセッサ、前記入出力プロセッサの間での前記
   外部バスの使用を調停する調停手段とを包含することを
   特徴とする入出力プロセッサ。
2. （２）、請求項１記載の入出力プロセッサにおいて、さ
   らに、１ブロック分のデータの転送の完了についての事
   象を含めて、外部メモリと或る任意の入出力コントロー
   ラとの間でのデータの転送に関する事象について主プロ
   セッサに信号を送るように前記入出力プロセッサによっ
   てインタラプト手段を包含することを特徴とする入出力
   コントローラ。
3. （３）、請求項２記載の入出力プロセッサにおいて、前
   記内部メモリがさらに主プロセッサ割込についてのキュ
   ーを包含し、このキューの各エントリが前記主プロセッ
   サについてのインタラプト・ベクトルとチャンネル番号
   とを包含し、エントリによって示される事象を完全に識
   別することを特徴とする入出力プロセッサ。
4. （４）、請求項１記載の入出力プロセッサにおいて、前
   記リクエスト受け取り手段が複数の独立して主張できる
   サービス・リクエスト入力部を包含し、さらに、これら
   入力部間の所定の優先順位に従ったサービスのためのチ
   ャンネルを選定する優先化手段を包含することを特徴と
   する入出力プロセッサ。
5. （５）、請求項１記載の入出力プロセッサにおいて、前
   記リクエスト受け取り手段が複数のサービス・リクエス
   ト入力部と、これらの入力部がチャンネル番号要求サー
   ビスに対応するコードを提供するか、あるいは、複数の
   独立して主張できる可能サービス・リクエストを提供す
   るかを入出力プロセッサに信号で知らせる目的のために
   主プロセッサによって制御できる手段とを包含し、前記
   可能サービス・リクエストの各々が前記サービス・リク
   エスト入力のそれぞれに対応することを特徴とする入出
   力プロセッサ。
6. （６）、請求項１記載の入出力プロセッサにおいて、前
   記内筒メモリが、各チャンネル毎に、そのチャンネルに
   対応する外部メモリのバッファ領域における、未転送に
   留まっているデータ記憶場所のカウント数を記憶するこ
   とを特徴とする入出力プロセッサ。
7. （７）、請求項１記載の入出力プロセッサにおいて、前
   記内部メモリが、さらに、各チャンネル毎に、対応した
   入出力コントローラのアドレスまたはその一部を記憶す
   ることを特徴とする入出力プロセッサ。
8. （８）、請求項１記載の入出力プロセッサにおいて、前
   記翻訳手段が内部メモリあるいは外部メモリに記憶され
   たテーブルを利用し、各テーブルが前記状況あるいはデ
   ータ項目の各可能値について１つのエントリからなり、
   また、或る選定したテーブルへのインデックスとして前
   記値を使用し、このテーブルから対応したエントリを抽
   出する手段を包含することを特徴とする入出力プロセッ
   サ。
9. （９）、請求項８記載の入出力プロセッサにおいて、前
   記翻訳手段が任意の入出力コントローラからの状況値に
   ついてＩＮＴＥＲＰＲＥＴ命令によって呼び出され、抽
   出されたエントリが次に実行されるべき命令を選ぶか、
   あるいは、さらなる命令と共に使用するチャンネル番号
   を増分あるいは減分するか、または、これら両方の作業
   を行い得ることを特徴とする入出力プロセッサ。
10. （１０）、請求項８記載の入出力プロセッサにおいて、
    前記翻訳手段が任意の入出力コントローラからのデータ
    値についてＩＮＰＵＴ命令によって呼び出され得、抽出
    されたエントリが前記データ値をメモリに書き込むべき
    かどうかを指示し、さらに、チャンネル・プログラム実
    行が現行のリクエストについて継続すべきかどうかを指
    示することを特徴とする入出力プロセッサ。
11. （１１）、請求項８記載の入出力プロセッサにおいて、
    前記翻訳手段がメモリからのデータ値についてＯＵＴＰ
    ＵＴ命令によって呼び出され得、抽出されたエントリが
    前記データ値を任意の入出力コントローラに書き込むべ
    きかどうかを指示し、さらに、チャンネル・プログラム
    実行が現行リクエストについて継続すべきかどうかを指
    示することを特徴とする入出力プロセッサ。
12. （１２）、請求項１記載の入出力プロセッサにおいて、
    前記実行手段が命令セットを実行する手段を包含し、こ
    の命令セットが、 ａ、任意の入出力コントローラから状況値を読み出し、
    翻訳手段を呼び出すＩＮＴＥＲＰＲＥＴ命令タイプと、 ｂ、任意の入出力コントローラからデータを読み出すこ
    と、翻訳手段を呼び出すことならびに（翻訳毎にオプシ
    ョンであるが）主メモリにデータを書き込むことの３つ
    の作業の任意の組合わせを実施するＩＮＰＵＴ命令タイ
    プと、 ｃ、主メモリからデータを読み出すこと、翻訳手段を呼
    び出すことならびに（翻訳毎にオプションであるが）任
    意の入出力コントローラにデータを送ることの３つの作
    業の任意の組合わせを実施するＯＵＴＰＵＴ命令タイプ
    と、 ｄ、任意の入出力コントローラに一定値を送るＳＥＮＤ
    　ＴＯ　ＤＥＶＩＣＥ命令タイプと、ｅ、システム・メ
    モリに一定値を書き込むＳＥＮＤ　ＴＯ　ＭＥＭＯＲＹ
    命令タイプと、 ｆ、システム・メモリのバッファ領域にどれだけ記憶場
    所が残っているかに依存して、次の続く命令アドレス以
    外のものとして次の実行されるべき命令を条件付き選択
    するＪＵＭＰ　ＩＦ　ＣＯＵＮＴ　ＺＥＲＯ、ＪＵＭＰ
    　ＩＦ　ＣＯＵＮＴ　ＮＯＮＺＥＲＯ命令タイプと、ｇ
    、次の続く命令アドレス以外のものとして次の実行され
    るべき命令を無条件選択するＪＵＭＰ命令タイプと、 ｈ、実行開始となるアドレス修正し、次に、現行チャン
    ネルに対応するリクエスト信号を対応する入出力コント
    ローラによって主張させるＬＯＡＤＳＴＡＲＴ　ＡＤＤ
    ＲＥＳＳ命令タイプと、ｉ、一定値と先の命令からの値
    との間で論理演算を実施するＡＮＤ　ＤＡＴＡ、ＯＲ　
    ＤＡＴＡ、ＸＯＲ　ＤＡＴＡ命令タイプと、 ｊ、チャンネルに対するシステム・メモリのバッファ領
    域を変更するＲＥＬＯＡＤ命令タイプとを包含すること
    を特徴とする入出力プロセッサ。
13. （１３）、 各々が１つまたはそれ以上の入出力チャンネルを制御す
    る複数の入出力コントローラと、主プロセッサと、 各チャンネルに対して１つのバッファ領域を有する外部
    メモリと、 入出力プロセッサと、 前記主プロセッサ、外部メモリ、入出力コントローラお
    よび入出力プロセッサをデータ転送可能に接続する制御
    可能なバス手段と、 前記入出力コントローラと前記入出力プロ セッサを接続し、それによって、各入出力コントローラ
    がサービスの必要性を示す、前記入出力プロセッサへの
    リクエスト信号を発行できるようにしたリクエスト受け
    取り手段であって、前記サービスが状況をチェックする
    こと、前記入出力プロセッサと前記外部メモリとの間で
    データを条件付きで転送することを含むリクエスト受け
    取り手段と、 前記入出力プロセッサが前記バス手段の支配をリクエス
    トし、許されるように前記入出力プロセッサおよび前記
    主プロセッサを接続する調停手段と を包含し、前記入出力プロセッサが、 各チャンネルと前記外部メモリとの間の、 チャンネル・プログラムならびに各チャンネル毎の外部
    メモリ・バッファ・アドレスを含むデータの転送を制御
    する情報を記憶する内部メモリ手段と、 それぞれのリクエスト信号に応答して前記 チャンネル・プログラムを実施するようになっており、
    また、任意の入出力コントローラと外部メモリの間での
    データ転送作業に特有の命令セットを実施する実行手段
    と を包含することを特徴とするデータ処理装置。
14. （１４）、請求項１３記載のデータ処理装置において、
    前記リクエスト受け取り手段が前記入出力プロセッサに
    通じる複数のリクエスト入力ラインを包含し、各入出力
    コントローラと前記入出力プロセッサからの１本のライ
    ンが同時に主張されたリクエスト入力ラインのうちいず
    れかを優先順位で選定する手段を包含することを特徴と
    するデータ処理装置。
15. （１５）、請求項１３記載のデータ処理装置において、
    前記リクエスト受け取り手段が前記入出力プロセッサに
    通じる複数本のリクエスト入力ラインを包含し、これら
    のラインが任意の入出力コントローラからの外部的に選
    定されたリクエストを示すコートを搬送することを特徴
    とするデータ処理装置。
16. （１６）、請求項１３記載のデータ処理装置において、
    前記バス手段が、前記主処理ユニットと前記外部メモリ
    の一部とを相互接続するシステム・バスと、前記入出力
    プロセッサ、前記入出力コントローラならびに前記外部
    メモリの別の部分を相互接続するローカル・バスと、前
    記システム・バスと前記ローカル・バスの間の制御可能
    な結合手段とを包含し、主プロセッサが通常はシステム
    ・バスの支配を主張するが、入出力プロセッサにシステ
    ム・バスの一時的な支配を選択的に許すことができ、ま
    た、入出力プロセッサが通常はローカル・バスの支配を
    主張するが、前記主プロセッサにローカル・バスの一時
    的な支配を選択的に許すことができるように前記調停手
    段が構成してあることを特徴とするデータ処理装置。
17. （１７）、請求項１６記載のデータ処理装置において、
    前記外部メモリのローカル・バスに接続された部分が前
    記チャンネル・プログラムを記憶し、これらチャンネル
    ・プログラムのアドレスが前記内部メモリ手段に記憶さ
    れていることを特徴とするデータ処理装置。
18. （１８）、請求項１６記載のデータ処理装置において、
    各チャンネルに対する前記外部メモリ・バッファ領域が
    ローカル・バスに接続された外部メモリ部分に設けてあ
    ることを特徴とするデータ処理装置。
19. （１９）、請求項１６記載のデータ処理装置において、
    各チャンネルに対する前記外部メモリ・バッファ領域が
    システム・バスに接続された外部メモリ部分に設けてあ
    ることを特徴とするデータ処理装置。
20. （２０）、請求項１６記載のデータ処理装置において、
    前記制御可能な結合手段が主プロセッサまたは入出力プ
    ロセッサのいずれかによって選択的に制御され得るよう
    に構成してあることを特徴とするデータ処理装置。
21. （２１）、請求項１３記載のデータ処理装置において、
    前記命令セットが翻訳手段を呼び出す命令を含み、前記
    翻訳手段が任意の入出力コントローラからあるいはメモ
    リからの状況値またはデータ値について入出力プロセッ
    サに審査させることができ、このときに、メモリに記憶
    された多数のテーブルのうち選定されたテーブルへのイ
    ンデックスとして前記状況値またはデータ値を用い、対
    応するワードを抽出し、このワードの内容を用いて将来
    の作業のコースを決定することを特徴とするデータ処理
    装置。
22. （２２）、請求項２１記載のデータ処理装置において、
    ＩＮＴＥＲＰＲＥＴ命令が入出力コントローラから状況
    値を読み出し、この状況値を決定テーブルへのインデッ
    クスとして用い、前記テーブルから対応するワードを抽
    出し、このワードが現行チャンネル番号を増分あるいは
    減分して前記状況値によって示される前記入出力コント
    ローラ内のチャンネルに将来命令を送る符号付きの値を
    有し、前記ワードがさらに入出力コントローラのプログ
    ラム・カウンタへ条件付きでロードされ得るブランチ・
    アドレスを包含し、このブランチ・アドレスが前記状況
    値にとって適切な命令シーケンスのそれであり、また、
    前記ワードが前記ブランチ・アドレスをプログラム・カ
    ウンタへ実際にロードすべきかどうかの指示を包含する
    ことを特徴とするデータ処理装置。
23. （２３）、請求項２１記載のデータ処理装置において、
    ＩＮＰＵＴ命令が任意の入出力コントローラからデータ
    値を読み出し、このデータ値を決定テーブルへのインデ
    ックスとして使用し、前記テーブルから対応するワード
    を抽出し、前記ワードが前記データ値をメモリ内のチャ
    ンネルの現行バッファ領域へ書き込むべきかどうかの指
    示を包含し、前記ワードがさらに入出力プロセッサのプ
    ログラム・カウンタへ条件付きでロードできるブランチ
    ・アドレスを包含し、このブランチ・アドレスが前記デ
    ータ値にとって適切な命令シーケンスのそれであり、さ
    らに、前記ワードが前記ブランチ・アドレスをプログラ
    ム・カウンタに実際にロードすべきかどうかの指示を包
    含することを特徴とするデータ処理装置。
24. （２４）、請求項２１記載のデータ処理装置において、
    ＯＵＴＰＵＴ命令がチャンネルの現行メモリ内バッファ
    領域からデータ値を読み出し、このデータ値を決定テー
    ブルへのインデックスとして使用し、前記テーブルから
    対応するワードを抽出し、このワードが前記データ値を
    チャンネルの入出力コントローラへ送るべきかどうかの
    指示を含み、前記ワードがさらに入出力プロセッサのプ
    ログラム・カウンタへ条件付きでロードできるブランチ
    ・アドレスを含み、このブランチ・アドレスが前記デー
    タ値にとって適切である命令シーケンスのそれであり、
    前記ワードがさらに前記ブランチ・アドレスをプログラ
    ム・カウンタへ実際にロードすべきかどうかの指示を含
    むことを特徴とするデータ処理装置。