JPH02284368A - マトリックス相互接続装置 - Google Patents
マトリックス相互接続装置Info
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- JPH02284368A JPH02284368A JP1283170A JP28317089A JPH02284368A JP H02284368 A JPH02284368 A JP H02284368A JP 1283170 A JP1283170 A JP 1283170A JP 28317089 A JP28317089 A JP 28317089A JP H02284368 A JPH02284368 A JP H02284368A
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- Japan
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- bus
- array
- leads
- lead
- amplifiers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路配買方式の分野に圓する。特に、本発
明は集積回路の相互接続計画に関する。
明は集積回路の相互接続計画に関する。
信号が導線に沿って伝搬し得る速痘は導線のキセバシタ
ンスおよび導線の抵抗と共に素子に接続される導体の抵
抗要素に関係するものに左右されることは、電子工学に
おいてよく知られている。
ンスおよび導線の抵抗と共に素子に接続される導体の抵
抗要素に関係するものに左右されることは、電子工学に
おいてよく知られている。
ダイナミック・ランダム・アクヒス・メモリ（口ＲＡＭ
）のような大形配列の集積回路では、ＤＲ静の感知増幅
器に給電する引上げラインのような１本のラインが感知
増＃ｉ器のような多数の素子に接続されるかもしれない
。リードの抵抗はリードの長さに正比例しかつリードの
断面積に反比例する。
）のような大形配列の集積回路では、ＤＲ静の感知増幅
器に給電する引上げラインのような１本のラインが感知
増＃ｉ器のような多数の素子に接続されるかもしれない
。リードの抵抗はリードの長さに正比例しかつリードの
断面積に反比例する。
大形配列では、若干のリードは必然的に長くなければな
らない。高速または測り得る電流がこれらのリードで運
ばれることが要求されるならば、広い断面（工程制限の
ために比較的固定した１線厚さを想定している）が作ら
れなければならず、こうして集積回路の貴重なスペース
が占められる。
らない。高速または測り得る電流がこれらのリードで運
ばれることが要求されるならば、広い断面（工程制限の
ために比較的固定した１線厚さを想定している）が作ら
れなければならず、こうして集積回路の貴重なスペース
が占められる。
例えば１メガビツトＯＲＡ Ｈでは、２．０４８個の感
知増幅器が２行に置かれている。共通引上げ信号は、感
知増幅器の各バンクの長さにわたって、幅約３７μの感
知増幅器のすべての行にわたる金属リードを要求する。
知増幅器が２行に置かれている。共通引上げ信号は、感
知増幅器の各バンクの長さにわたって、幅約３７μの感
知増幅器のすべての行にわたる金属リードを要求する。
集積回路設計の技術において、これらのリードが占める
スペースは大きく、これらのリードの配置はもつと有効
に配置されるかもしれない他のリードにかなりのｒＪ６
１ｆを及ぼす。
スペースは大きく、これらのリードの配置はもつと有効
に配置されるかもしれない他のリードにかなりのｒＪ６
１ｆを及ぼす。
本発明の説明される実施例は、低インビーダンスの点間
相互接続を与えるように、配夕１１内にグリッド方式を
供給することによって多くの配列の整然性を利用してい
る。本発明の説明される実施例では、ＤＲＡＭは感知増
幅器配列に垂直にわたる多数のリードを含んでいる。与
えられた信号では、各リードは感知増幅器の配列に平行
にわたるバス・リードで相互接続されている。こうして
平行に配列されている各リードはＮ流の一部分を運ぶ。
相互接続を与えるように、配夕１１内にグリッド方式を
供給することによって多くの配列の整然性を利用してい
る。本発明の説明される実施例では、ＤＲＡＭは感知増
幅器配列に垂直にわたる多数のリードを含んでいる。与
えられた信号では、各リードは感知増幅器の配列に平行
にわたるバス・リードで相互接続されている。こうして
平行に配列されている各リードはＮ流の一部分を運ぶ。
さらに、この方式ではかなりの数の垂直リードが任意の
特定な感知増幅器に近ずくことが保訂される。
特定な感知増幅器に近ずくことが保訂される。
垂直尋線の接近により、感知増幅器に対する平行なバス
・ラインは先行技術の給電ラインはど幅広い必要はない
。垂直グリッド・リードおよび平行なバス・リードは先
行技術のリードよりもはるかに小さくて済むので、それ
らは配列状に一段とコンパクトに配列することができる
。
・ラインは先行技術の給電ラインはど幅広い必要はない
。垂直グリッド・リードおよび平行なバス・リードは先
行技術のリードよりもはるかに小さくて済むので、それ
らは配列状に一段とコンパクトに配列することができる
。
本発明の説明される実施例は、ダイナミック・ランダム
・アクセス・メモリと国連して利用される。本発明はダ
イナミック・ランダム・アクセス・メモリとの使用に制
限されず、プログラマブル配列論理回路、プログラマブ
ル論理配列、またはスタチック・ランダム・アクセス・
メモリのような規則正しいまたは一部不ノＡ則な配列を
有する他の装置と関連して有利に使用することができる
。
・アクセス・メモリと国連して利用される。本発明はダ
イナミック・ランダム・アクセス・メモリとの使用に制
限されず、プログラマブル配列論理回路、プログラマブ
ル論理配列、またはスタチック・ランダム・アクセス・
メモリのような規則正しいまたは一部不ノＡ則な配列を
有する他の装置と関連して有利に使用することができる
。
ダイナミック・ランダム・アクセス・メモリの例は、模
範の目的でのみ提供される。好適な実施例の説明におい
て、第１図は本発明の１つの実施例を含むダイナミック
・ランダム・アクセス・メモリを配列するブロック図で
ある。第２図は第１図の配列で説明される実施例の特有
の面を示す一段と詳細な図である。
範の目的でのみ提供される。好適な実施例の説明におい
て、第１図は本発明の１つの実施例を含むダイナミック
・ランダム・アクセス・メモリを配列するブロック図で
ある。第２図は第１図の配列で説明される実施例の特有
の面を示す一段と詳細な図である。
第１図の配列１０は、メモリ・セル配列１２および１４
がデコーダ１８ならびに２０によりデコードされるアド
レ、ス・バス１６に供給されるアドレス信号によって選
抜される、ダイナミック・ランダム・アクセス・メモリ
配列である。選抜されたメモリ・ヒルは、感知増幅器列
３０．３２．３４および３６にそれぞれバス・ライン２
２．２４．２６ならびに２８の複数個のデータ・ビット
を供給する。感知増幅器は供給されたデータ・ピットは
、Ｙデコード論理発生器４０からバス３８により供給さ
れるＹデコード信号によって一部選択される。感知増幅
器列３０，３２．３４および３６にある感知増幅器から
供給されるデータは、バス４２により追加のデコード回
路に供給される。
がデコーダ１８ならびに２０によりデコードされるアド
レ、ス・バス１６に供給されるアドレス信号によって選
抜される、ダイナミック・ランダム・アクセス・メモリ
配列である。選抜されたメモリ・ヒルは、感知増幅器列
３０．３２．３４および３６にそれぞれバス・ライン２
２．２４．２６ならびに２８の複数個のデータ・ビット
を供給する。感知増幅器は供給されたデータ・ピットは
、Ｙデコード論理発生器４０からバス３８により供給さ
れるＹデコード信号によって一部選択される。感知増幅
器列３０，３２．３４および３６にある感知増幅器から
供給されるデータは、バス４２により追加のデコード回
路に供給される。
感知増幅器列３０．３２．３４および３６にある感知増
幅器は、高速正確な作動用フェーズド・りｕ’７キング
（ｐｈａｓｅｄ ｃｌｏｃｋｉｎｇ）を与える形の増幅
器である。この種の増幅器の一例は、１９８８年５月３
１日に発行されかつ本出願の譲受人に譲渡されたマクア
レクサンダ（ＨｃＡｌｅｘａｎｄｅｒ） ｍらの米国特
許第４，７４８．３４９号および１９７８年３月２８日
に発行されかつ本出願の譲受人に譲渡されたホワイト、
ジュニア（ｌｉｔｅ、Ｊｒ、 ）らの米国特許第４，０
８１，７０１号に開示されている。
幅器は、高速正確な作動用フェーズド・りｕ’７キング
（ｐｈａｓｅｄ ｃｌｏｃｋｉｎｇ）を与える形の増幅
器である。この種の増幅器の一例は、１９８８年５月３
１日に発行されかつ本出願の譲受人に譲渡されたマクア
レクサンダ（ＨｃＡｌｅｘａｎｄｅｒ） ｍらの米国特
許第４，７４８．３４９号および１９７８年３月２８日
に発行されかつ本出願の譲受人に譲渡されたホワイト、
ジュニア（ｌｉｔｅ、Ｊｒ、 ）らの米国特許第４，０
８１，７０１号に開示されている。
第２図はメモリ・アレイ１２および１４と、感知増幅器
列３０ならびに３６と、図の中央に組み合わされている
列３２および３４とを示す概略図である。これらの感知
増幅器はこの実施例の相互接続装置により駆動されるユ
ニットを含む。バス３８により供給されるＹデコード信
号は、感知増幅器列の配列に垂直にわたるリードとして
示されている。これらの列の内部で織り合される信号は
、正供給電圧（ｖＤ口）、負供給電圧（ＶＳＳ） 、第
１７エーズド・クロッキング信りφ１、および第２７エ
ーズド・クロッキング信号φ２を供給する。メモリ配列
１０（第１図）のようなメモリ配列では、多重リード４
４．４６．４８および５０のためにＹデコード・リード
間にひろい部岸が供給される。
列３０ならびに３６と、図の中央に組み合わされている
列３２および３４とを示す概略図である。これらの感知
増幅器はこの実施例の相互接続装置により駆動されるユ
ニットを含む。バス３８により供給されるＹデコード信
号は、感知増幅器列の配列に垂直にわたるリードとして
示されている。これらの列の内部で織り合される信号は
、正供給電圧（ｖＤ口）、負供給電圧（ＶＳＳ） 、第
１７エーズド・クロッキング信りφ１、および第２７エ
ーズド・クロッキング信号φ２を供給する。メモリ配列
１０（第１図）のようなメモリ配列では、多重リード４
４．４６．４８および５０のためにＹデコード・リード
間にひろい部岸が供給される。
第２図の図において、多重リード４４〜４８のおのおの
に接続されているわずか２本のリードが図示されている
。実際の実施例では、メモリ配列の幅全体を横切って一
段と多くのリードが供給される。こうして、感知増幅器
のバンクの長さを横切ってわたっている幅３７μのリー
ドではなく、本発明は幅３μのリードを１２本供給し、
こうして事実上同じ断面積の、つまり幅３７μのバス形
リードの低い抵抗が得られる。バス・リード５２−１〜
５２−４．５４−１へ５４−４および５６−１〜５６−
４は感知増幅器列の長さにわたっている。端子ＶＤＤに
接続されている各平行リード４４は、バス・リード５２
−１．５４−１ならびに５６−１に接続されている。同
様に、端子ｖＳＳに接続されている各平行リード４６は
、バス・リード５２−２．５４−２ならびに５６−２に
接続されている。また、φ１に接続されている各平行リ
ード４８は、バス・リード５２−３．５４−３および５
６−３に接続されている。そして最後に、φ２に接続さ
れている各平行リード５０は、バス・リード５２−４．
５４−４および５６−４に接続されている。平行リード
の分散性に−より、相当数のリードは任意の選択された
感知増幅器に接近しており、こうしてその感知増幅器に
短い信号通路を提供する。したがって、バス・リード５
２．５４′および５６は、先行技術で提供された幅３７
μのリードに対して幅約４μのリードを含む。
に接続されているわずか２本のリードが図示されている
。実際の実施例では、メモリ配列の幅全体を横切って一
段と多くのリードが供給される。こうして、感知増幅器
のバンクの長さを横切ってわたっている幅３７μのリー
ドではなく、本発明は幅３μのリードを１２本供給し、
こうして事実上同じ断面積の、つまり幅３７μのバス形
リードの低い抵抗が得られる。バス・リード５２−１〜
５２−４．５４−１へ５４−４および５６−１〜５６−
４は感知増幅器列の長さにわたっている。端子ＶＤＤに
接続されている各平行リード４４は、バス・リード５２
−１．５４−１ならびに５６−１に接続されている。同
様に、端子ｖＳＳに接続されている各平行リード４６は
、バス・リード５２−２．５４−２ならびに５６−２に
接続されている。また、φ１に接続されている各平行リ
ード４８は、バス・リード５２−３．５４−３および５
６−３に接続されている。そして最後に、φ２に接続さ
れている各平行リード５０は、バス・リード５２−４．
５４−４および５６−４に接続されている。平行リード
の分散性に−より、相当数のリードは任意の選択された
感知増幅器に接近しており、こうしてその感知増幅器に
短い信号通路を提供する。したがって、バス・リード５
２．５４′および５６は、先行技術で提供された幅３７
μのリードに対して幅約４μのリードを含む。
本発明の特有の実施例が本明細書に説明されているが、
それらは本発明の範囲を制限するものと解釈してはなら
ない。本発明は添付の特許請求の範囲によってのみ制限
される。
それらは本発明の範囲を制限するものと解釈してはなら
ない。本発明は添付の特許請求の範囲によってのみ制限
される。
以上の説明に関してさらに以下の項を開示する。
（１） 線形に配列された少なくとも１群のユニット
と、前記ユニット群の直線配置に垂直に置かれた複数個
の平行な電気導線であり、一端または両端で共通電気信
号に接続される前記導線と、前記ユニットの前記直線配
置に平行に置かれるバス・リードであり、前記各電気導
線が前記バス・リードに電気接続される前記バス・リー
ドとを含むことを特徴とする配列。
と、前記ユニット群の直線配置に垂直に置かれた複数個
の平行な電気導線であり、一端または両端で共通電気信
号に接続される前記導線と、前記ユニットの前記直線配
置に平行に置かれるバス・リードであり、前記各電気導
線が前記バス・リードに電気接続される前記バス・リー
ドとを含むことを特徴とする配列。
（２） 前記配列はメモリ配列であることを特徴とす
る第１項記載による配列。
る第１項記載による配列。
（３） 前記メモリ配列はダイナミック・ランダム・
アクセス・メモリ配列であることを特徴とする第２項記
載による配列。
アクセス・メモリ配列であることを特徴とする第２項記
載による配列。
（４） 前記ユニットは感知増幅器であることを特徴
とする第２項記載による配列。
とする第２項記載による配列。
（５）Ｉ形に配列された少なくとも１群のユニットと、
前記ユニット群の直線配置に垂直に置かれた複数個の平
行な電気導線であり、前記導線はインターリーブされた
組の導線を含み、１組の前記各導線は一端または両端で
共通電気信号に接続されている前記導線と、 前記ユニットの前記直線配置に平行に置かれた複数個の
バス・リードであり、前記バス・リードの少なくとも１
個は前記各導線引用のものであり、前記複数個のバス・
リードの選択をされた１ｆＡ以上が前記組の１つにある
電気導線に接続されている前記導線とを含む、ことを特
徴とする配列。
前記ユニット群の直線配置に垂直に置かれた複数個の平
行な電気導線であり、前記導線はインターリーブされた
組の導線を含み、１組の前記各導線は一端または両端で
共通電気信号に接続されている前記導線と、 前記ユニットの前記直線配置に平行に置かれた複数個の
バス・リードであり、前記バス・リードの少なくとも１
個は前記各導線引用のものであり、前記複数個のバス・
リードの選択をされた１ｆＡ以上が前記組の１つにある
電気導線に接続されている前記導線とを含む、ことを特
徴とする配列。
（６） 前記配列はメモリ配列であることを特徴とす
る第５項記載による配列。
る第５項記載による配列。
（１） 前記メモリ配列はダイナミック・ランダム・
アクセス・メモリ配列であることを特徴とする第６項記
載による配列。
アクセス・メモリ配列であることを特徴とする第６項記
載による配列。
（８） 前記ユニットは感知増幅器であることを特徴
とする第６項記載による配列。
とする第６項記載による配列。
（９） おのおのが線形に配列された複数群のユニッ
トと、前記ユニット群の線形配列に垂直に置かれた複数
個の平行電気導線であり、一端または両端で共通電気信
号に接続される前記導線と、前記ユニットの前記線配置
に平行に置かれた複数個のバス・リードであり、前記バ
ス・リードの少なくとも１つは前記ユニット群おのおの
に接近して配置され、前記各電気導線は前記リードに電
気接続される前記複数個のバス・リードとを含む、こと
を特徴とする配列。
トと、前記ユニット群の線形配列に垂直に置かれた複数
個の平行電気導線であり、一端または両端で共通電気信
号に接続される前記導線と、前記ユニットの前記線配置
に平行に置かれた複数個のバス・リードであり、前記バ
ス・リードの少なくとも１つは前記ユニット群おのおの
に接近して配置され、前記各電気導線は前記リードに電
気接続される前記複数個のバス・リードとを含む、こと
を特徴とする配列。
（１０）前記配列はメモリ配列である、ことを特徴とす
る第９項記載による配列。
る第９項記載による配列。
（１１）前記配列はメモリ配列はダイナミック・ランダ
ム・アクセス・メモリ配列である、ことを特徴とする第
１０項記載による配列。
ム・アクセス・メモリ配列である、ことを特徴とする第
１０項記載による配列。
（１２） 前記ユニツＩ・は感知増幅器であることを
特徴とする第１０項記載による配列。
特徴とする第１０項記載による配列。
（１３） 本発明の説明された実施例は、低インビダ
ンスの点間相互接続を与えるように、グリッド方式の配
列を供給することによって多数の配列の規則正しい性質
を利用している。本発明の説明された実施例では、ＤＲ
ＡＭは感知増幅器（３０，３２，３４，３６）の配列に
垂直にわたる多数のリード（５２，５４，５６）を含ん
でいる。与えられた信号に関連して、各リードは感知増
幅器の配列に平行にわたるバス・リード５２に相互接続
されている。こうして平行配列にある各リードは電流の
一部を運ぶ。ざらに、この方式では、相当数のリードが
グリッド配列方式で供給される信号に頼っている任意の
特定な感知増幅器に近づくことが保証される。平行導線
の接近により、感知増幅器に封するバス・ラインは先行
技術の給電線はど幅広い必要がない。平行グリッド・リ
ードおよびバス・リードは先行技術のリードよりもかな
り小さくすることができるので、それらは−段とコンパ
クトに配列することができる。
ンスの点間相互接続を与えるように、グリッド方式の配
列を供給することによって多数の配列の規則正しい性質
を利用している。本発明の説明された実施例では、ＤＲ
ＡＭは感知増幅器（３０，３２，３４，３６）の配列に
垂直にわたる多数のリード（５２，５４，５６）を含ん
でいる。与えられた信号に関連して、各リードは感知増
幅器の配列に平行にわたるバス・リード５２に相互接続
されている。こうして平行配列にある各リードは電流の
一部を運ぶ。ざらに、この方式では、相当数のリードが
グリッド配列方式で供給される信号に頼っている任意の
特定な感知増幅器に近づくことが保証される。平行導線
の接近により、感知増幅器に封するバス・ラインは先行
技術の給電線はど幅広い必要がない。平行グリッド・リ
ードおよびバス・リードは先行技術のリードよりもかな
り小さくすることができるので、それらは−段とコンパ
クトに配列することができる。
第１図は２個の配列のダイナミック・ランダム・アクセ
ス・メモリの適当な配置を示すブロック図、第２図は本
発明の１つの実施例である相り接続方式を含む第１図の
メモリの一部を示すａ部配置図である。 符号の説明： １〇−配列＝ １２．１４−メモリ・セル配列：１６−
アドレス・バス＝１８．２０−デコーダ；２２．２４．
２６−バス・ライン：３０．３２．３４．３６−感知増
幅器列；３８．４２−バス：４０−Ｙデコード論理発生
鼎。 手 続 補 正 堂 白 （自発） 手 続 補 正 ■１（方式） ％式％ １、事件の表示 事件の表示 平成０１ 年 特許願第２８３１７０号平成１年特許願
第２８３１７０号 発明の名称 マトリックス相互接続装置 ２、発明の名称 マトリックス相互接続装置 テキサス インスツルメンツ インコーホレイテッド ３、補正をする者 事件との関係
ス・メモリの適当な配置を示すブロック図、第２図は本
発明の１つの実施例である相り接続方式を含む第１図の
メモリの一部を示すａ部配置図である。 符号の説明： １〇−配列＝ １２．１４−メモリ・セル配列：１６−
アドレス・バス＝１８．２０−デコーダ；２２．２４．
２６−バス・ライン：３０．３２．３４．３６−感知増
幅器列；３８．４２−バス：４０−Ｙデコード論理発生
鼎。 手 続 補 正 堂 白 （自発） 手 続 補 正 ■１（方式） ％式％ １、事件の表示 事件の表示 平成０１ 年 特許願第２８３１７０号平成１年特許願
第２８３１７０号 発明の名称 マトリックス相互接続装置 ２、発明の名称 マトリックス相互接続装置 テキサス インスツルメンツ インコーホレイテッド ３、補正をする者 事件との関係
Claims (1)
- （１）線形に配列された少なくとも１群のユニットと、
前記ユニット群の直線配置に垂直に置かれた複数個の平
行な電気導線であり、一端または両端で共通電気信号に
接続される前記導線と、前記ユニットの前記直線配置に
平行に置かれるバス・リードであり、前記各電気導線が
前記バス・リードに電気接続される前記バス・リードと
、を含むことを特徴とする配列。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07265750 US4975874B1 (en) | 1988-11-01 | 1988-11-01 | Metrix interconnection system with different width conductors |
| US265750 | 1988-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02284368A true JPH02284368A (ja) | 1990-11-21 |
| JPH057828B2 JPH057828B2 (ja) | 1993-01-29 |
Family
ID=23011756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283170A Granted JPH02284368A (ja) | 1988-11-01 | 1989-11-01 | マトリックス相互接続装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4975874B1 (ja) |
| EP (1) | EP0367138B1 (ja) |
| JP (1) | JPH02284368A (ja) |
| KR (1) | KR0146291B1 (ja) |
| DE (1) | DE68922692T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512257B2 (en) | 1995-11-09 | 2003-01-28 | Hitachi, Inc. | System with meshed power and signal buses on cell array |
| JP3869045B2 (ja) | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
| US6831317B2 (en) * | 1995-11-09 | 2004-12-14 | Hitachi, Ltd. | System with meshed power and signal buses on cell array |
| US5649126A (en) * | 1995-12-04 | 1997-07-15 | Sun Microsystems, Inc. | Parallel signal bus with reduced miller effect capacitance |
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