JPH02287174A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH02287174A JPH02287174A JP2084800A JP8480090A JPH02287174A JP H02287174 A JPH02287174 A JP H02287174A JP 2084800 A JP2084800 A JP 2084800A JP 8480090 A JP8480090 A JP 8480090A JP H02287174 A JPH02287174 A JP H02287174A
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Links
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/12—Shaping pulses by steepening leading or trailing edges
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は回路板試験の分野に関し、特にデジタル素子（
装置）及び印刷回路板の“機能“″及び°゛インサーキ
ット”試験の分野に利用するパルス発生回路に関する。
装置）及び印刷回路板の“機能“″及び°゛インサーキ
ット”試験の分野に利用するパルス発生回路に関する。
近時、デジタル回路の利用と複雑さが増すと共に、適正
な動作を保証するためこのような回路を試験する必要性
が高まっている。基本的に、２種類のデジタル回路試験
技術、即ち機能テストといわゆるイン・サーキット・テ
ストの技術が開発されてきた。
な動作を保証するためこのような回路を試験する必要性
が高まっている。基本的に、２種類のデジタル回路試験
技術、即ち機能テストといわゆるイン・サーキット・テ
ストの技術が開発されてきた。
機能テスト技術においては、回路入力に所定（既知）の
デジタル・パターンが供給され、そして回路出力が期待
される応答と比較される。実際の出力と予測出力との差
によって、回路動作が不適正であることが示される。こ
の技術では残念ながら回路、例えば印刷回路板上に組立
てられた回路の全般的な動作に関する情報しか得られな
い。
デジタル・パターンが供給され、そして回路出力が期待
される応答と比較される。実際の出力と予測出力との差
によって、回路動作が不適正であることが示される。こ
の技術では残念ながら回路、例えば印刷回路板上に組立
てられた回路の全般的な動作に関する情報しか得られな
い。
故障診断の目的のためには、回路全体とは別に、印刷回
路板上に組立てられた個々の回路素子又は素子群の試験
を行うことが望ましい場合が多い。
路板上に組立てられた個々の回路素子又は素子群の試験
を行うことが望ましい場合が多い。
イン・サーキット・テスト技術では、回路の残りの素子
とは別個（隔離して）に回路素子（単数または複数）の
テストが行われる。イン・サーキット・テスト技術では
一般に、回路素子、いわゆるテスト中のデバイス（ＤＯ
Ｔ）の入力に予め選択されたデジタル・パターンが供給
され、つぎにＯＵＴの応答が期待される応答と比較され
る。供試回路素子（単数又は複数）は一般に別の回路素
子と接続されているので、“上流の”回路素子又は論理
素子によって供給されているあるデジタル・パターン又
は信号をオーバードライブすることが必要である。この
上流の論理素子とはその出力が通常はＤ［ＩＴの入力を
励振する素子である。過励振（オーバードライブ）信号
とは回路内の選択された位置で重畳される信号である。
とは別個（隔離して）に回路素子（単数または複数）の
テストが行われる。イン・サーキット・テスト技術では
一般に、回路素子、いわゆるテスト中のデバイス（ＤＯ
Ｔ）の入力に予め選択されたデジタル・パターンが供給
され、つぎにＯＵＴの応答が期待される応答と比較され
る。供試回路素子（単数又は複数）は一般に別の回路素
子と接続されているので、“上流の”回路素子又は論理
素子によって供給されているあるデジタル・パターン又
は信号をオーバードライブすることが必要である。この
上流の論理素子とはその出力が通常はＤ［ＩＴの入力を
励振する素子である。過励振（オーバードライブ）信号
とは回路内の選択された位置で重畳される信号である。
単一の印刷回路板上に取り付けされた幾つかの個々の回
路素子について複数のテストを同時に実施するため、米
国特許第４，５８８．９５４号に開示されているような
テスト装置が開発されている。このような装置では、回
路素子を搭載した印刷回路板がいわゆるつめ床治具（ｂ
ｅｄ ｏｆ ｎａｉｌｓ）に取り付は又は固定される。
路素子について複数のテストを同時に実施するため、米
国特許第４，５８８．９５４号に開示されているような
テスト装置が開発されている。このような装置では、回
路素子を搭載した印刷回路板がいわゆるつめ床治具（ｂ
ｅｄ ｏｆ ｎａｉｌｓ）に取り付は又は固定される。
各つめはＤＯＴに所与の信号を供給し、又はＤＵＴから
出力信号を受信する各別の探針として機能する。前記特
許に開示されているように、制御モジュールが励振モジ
ュールを介して複数のＤＵＴに複数の子め生成された信
号を供給する。ＤＯＴの応答はセンサ・モジュールを通
して受信され、期待される応答と比較される。
出力信号を受信する各別の探針として機能する。前記特
許に開示されているように、制御モジュールが励振モジ
ュールを介して複数のＤＵＴに複数の子め生成された信
号を供給する。ＤＯＴの応答はセンサ・モジュールを通
して受信され、期待される応答と比較される。
本発明はデバイス（例えば米国特許第
４．５８８．９５４号に開示されているような）のイン
・サーキット・テスト及び機能テストの双方に利用でき
る励振（ドライバ）モジュール回路（パルス発生回路）
を開発することを目的としている。前記特許において開
示されているように、励振モジュールはテストベツド又
はつめ床内の選択された探針又はつめに供給される実際
の電圧信号を生成する複数の同一の励振回路から成って
いる。これらの回路はそれぞれ論理“高”、論理“低”
、及び“オフ”状！！（即ちトリ・ステート）をもたら
す。残念ながら、つめ床への必要なインタフェースと組
み合わせると、これらの励振回路は動作中ある 種の問
題に遭遇する。特に出力信号の上昇（ｒｉｓｉｎｇ）
工７ジ又は下降（ｆａｌｌｉｎｇ）エツジにいわゆる階
段状又は、リンギング特性が存在する。
・サーキット・テスト及び機能テストの双方に利用でき
る励振（ドライバ）モジュール回路（パルス発生回路）
を開発することを目的としている。前記特許において開
示されているように、励振モジュールはテストベツド又
はつめ床内の選択された探針又はつめに供給される実際
の電圧信号を生成する複数の同一の励振回路から成って
いる。これらの回路はそれぞれ論理“高”、論理“低”
、及び“オフ”状！！（即ちトリ・ステート）をもたら
す。残念ながら、つめ床への必要なインタフェースと組
み合わせると、これらの励振回路は動作中ある 種の問
題に遭遇する。特に出力信号の上昇（ｒｉｓｉｎｇ）
工７ジ又は下降（ｆａｌｌｉｎｇ）エツジにいわゆる階
段状又は、リンギング特性が存在する。
励振信号におけるこのリンギングまたは階段状特性の問
題は励振回路をＤ［ＩＴに接続する伝送線の端に生じる
。このリンギング又は階段状特性の原因は伝送線が終端
していないことによるものである。
題は励振回路をＤ［ＩＴに接続する伝送線の端に生じる
。このリンギング又は階段状特性の原因は伝送線が終端
していないことによるものである。
あるテスト条件においては、励振回路信号のリンギング
又は階段状特性によって信号がＯＵＴによって誤解され
る問題点がある。例えば、励振信号中にリンギング又は
階段状エツジが存在すると、ＤＵＴはこのような現象を
いわゆるダブル・クロッキングとして解読し、一つだけ
のエツジ又は入力を検出することが期待されるときにそ
れ以上を検出してしまう。その結果、そのＯＵＴが正常
な素子であっても、ＯＵＴ応答は期待される応答とは実
質的に異なってしまう。従ってこのようなリンギング又
は階段状特性によって不良品のＤＵＴと誤認されること
がある。
又は階段状特性によって信号がＯＵＴによって誤解され
る問題点がある。例えば、励振信号中にリンギング又は
階段状エツジが存在すると、ＤＵＴはこのような現象を
いわゆるダブル・クロッキングとして解読し、一つだけ
のエツジ又は入力を検出することが期待されるときにそ
れ以上を検出してしまう。その結果、そのＯＵＴが正常
な素子であっても、ＯＵＴ応答は期待される応答とは実
質的に異なってしまう。従ってこのようなリンギング又
は階段状特性によって不良品のＤＵＴと誤認されること
がある。
（発明の目的］
本発明の目的はＤＯＴに対するスムーズな機能及びイン
・サーキット・試験用論理信号、即ちＤＩＩＴにおいて
リンギングや階段状特性を呈しないパルス信号を供給す
るための方法と装置を提供することである。
・サーキット・試験用論理信号、即ちＤＩＩＴにおいて
リンギングや階段状特性を呈しないパルス信号を供給す
るための方法と装置を提供することである。
本発明はＤｔｌＴに供給される励振論理信号の遷移時間
を、該論理信号が励振回路からＤＯＴへ進行し、且つ戻
るのに要する時間の二倍になるように調整することから
成っている。こり遷移時間とは信号が一つの論理レベル
から他の論理レベルへと上昇（下降）するのに要する時
間である。この遷移時間は、−船釣に論理信号の立上り
（立下り）時間とも呼ばれている。励振信号の遷移時間
を調整するための方法と装置には、励振出力エツジ速度
を決定する制御信号のスルーレー） （ｐｌｅｗ−ｒａ
ｔｅ）を調整することも含まれてよい。このような方法
とズなエツジ、すなわちリンギングや階段状のエツジに
はならない。２）励振器出力にて測定したスルーレート
は励振信号のスルーレートの２倍のスルーレートをもつ
。３）論理レベル間の５０％の点で測定した場合の伝播
遅延はゼロである。
を、該論理信号が励振回路からＤＯＴへ進行し、且つ戻
るのに要する時間の二倍になるように調整することから
成っている。こり遷移時間とは信号が一つの論理レベル
から他の論理レベルへと上昇（下降）するのに要する時
間である。この遷移時間は、−船釣に論理信号の立上り
（立下り）時間とも呼ばれている。励振信号の遷移時間
を調整するための方法と装置には、励振出力エツジ速度
を決定する制御信号のスルーレー） （ｐｌｅｗ−ｒａ
ｔｅ）を調整することも含まれてよい。このような方法
とズなエツジ、すなわちリンギングや階段状のエツジに
はならない。２）励振器出力にて測定したスルーレート
は励振信号のスルーレートの２倍のスルーレートをもつ
。３）論理レベル間の５０％の点で測定した場合の伝播
遅延はゼロである。
１４図及び１８図は終端した伝送線を有する励振回路の
概略図である。励振回路１０は論理信号を生成し、この
信号は３つの状態、すなわち論理高（１）、論理低（０
）及びオフ（トリ・ステート）の何れかである。励振器
１０によって生成される励振信号はユーザによって制御
される制御回路５０によって決定される。励振器１０に
より生成された励振論理信号は伝送線２０を経て探針２
５に転送される。伝送線２０は特性インピーダンスＺ０
を有している。探針２５は回路板テスタ内のＤＯＴを付
勢するために利用されるつめ床内の単一探針を表してい
る。発明を説明するため、所定のＯＵＴピンが単一の論
理探針に接続されるものと想定してもよく、従って探針
２５は回路板テスタ内のつめ床を表す役割を果たしてい
る。１４図では、伝送線２０はアースへの端点成端抵抗
３０によって終端されている。１８図において、線２０
は励振器１０の出力において、励振点直列成端抵抗によ
って有効に終端されている。これらの双方の終端構造と
もスムーズなエツジを生成するが、これらはイン・サー
キットと機能テストの双方を組み合わせた要求を満たす
ものではない。
概略図である。励振回路１０は論理信号を生成し、この
信号は３つの状態、すなわち論理高（１）、論理低（０
）及びオフ（トリ・ステート）の何れかである。励振器
１０によって生成される励振信号はユーザによって制御
される制御回路５０によって決定される。励振器１０に
より生成された励振論理信号は伝送線２０を経て探針２
５に転送される。伝送線２０は特性インピーダンスＺ０
を有している。探針２５は回路板テスタ内のＤＯＴを付
勢するために利用されるつめ床内の単一探針を表してい
る。発明を説明するため、所定のＯＵＴピンが単一の論
理探針に接続されるものと想定してもよく、従って探針
２５は回路板テスタ内のつめ床を表す役割を果たしてい
る。１４図では、伝送線２０はアースへの端点成端抵抗
３０によって終端されている。１８図において、線２０
は励振器１０の出力において、励振点直列成端抵抗によ
って有効に終端されている。これらの双方の終端構造と
もスムーズなエツジを生成するが、これらはイン・サー
キットと機能テストの双方を組み合わせた要求を満たす
ものではない。
第２図は終端しない伝送線を有する励振回路の概略図を
示している。励振器１０の出力には出力抵抗がなく、又
、探針２５の端にもグランドへの抵抗がないことに注目
されたい。この構造は一般にイン・サーキット及び機能
テスト用のっめ床テスタにおいて利用されている。
示している。励振器１０の出力には出力抵抗がなく、又
、探針２５の端にもグランドへの抵抗がないことに注目
されたい。この構造は一般にイン・サーキット及び機能
テスト用のっめ床テスタにおいて利用されている。
第３図はエツジがスムーズな特性（信号Ａ）、階段状特
性（信号Ｂ）及びリンギング特性（信号Ｃ）を有する励
振論理信号の例を示している。信号Ａは論理レベルν１
から論理レベルｖ２へのスムーズな遷移を呈する励振論
理信号の例である。信号Ａは１６図及び１８図に示すよ
うな終端した伝送線回路内においてＤＯＴに伝送できる
エツジがスムーズな信号を表している。信号Ｂ及びＣは
それぞれ階段状及びリンギングの欠陥特性の例であり、
これらは第２図に示すような終端しない伝送線回路を経
て伝送された励振論理信号によってもたらされるものと
考えられる。論理レベルｖ１から論理レベ目されたい。
性（信号Ｂ）及びリンギング特性（信号Ｃ）を有する励
振論理信号の例を示している。信号Ａは論理レベルν１
から論理レベルｖ２へのスムーズな遷移を呈する励振論
理信号の例である。信号Ａは１６図及び１８図に示すよ
うな終端した伝送線回路内においてＤＯＴに伝送できる
エツジがスムーズな信号を表している。信号Ｂ及びＣは
それぞれ階段状及びリンギングの欠陥特性の例であり、
これらは第２図に示すような終端しない伝送線回路を経
て伝送された励振論理信号によってもたらされるものと
考えられる。論理レベルｖ１から論理レベ目されたい。
これらの信号Ａ、Ｂ、Ｃは全て論理レベルｖ１から論理
レベルｖ２への遷移を表すことを意図したものである。
レベルｖ２への遷移を表すことを意図したものである。
しかし、信号Ａの場合とは違って信号Ｂ及びＣはＯＵＴ
によって容易に誤解読されやすい。（一般に、リンギン
グは、信号の遷移時間が信号が伝送線の長さを進行する
のに要する時間と比較して短い場合に発生する。一般に
、階段状エツジは信号の遷移時間が信号が伝送線の長さ
を進行するのに要する時間と比較して長い場合に発生す
る。） 第４図は励振回路から伝送線を経てＤ［ＩＴに至る信号
経路を示している。第４図は第２図の終端しない伝送線
回路に近似した回路板のテスト状態を表している。何故
ならば、第４図の励振回路ｌＯのような励振回路は一般
に出力抵抗が極めて低く、且つ、第４図に示すようにオ
ーブン回路である負荷を駆動するからである。即ち、伝
送線２０と直列又は並列の成端抵抗がない開路であるか
らである。
によって容易に誤解読されやすい。（一般に、リンギン
グは、信号の遷移時間が信号が伝送線の長さを進行する
のに要する時間と比較して短い場合に発生する。一般に
、階段状エツジは信号の遷移時間が信号が伝送線の長さ
を進行するのに要する時間と比較して長い場合に発生す
る。） 第４図は励振回路から伝送線を経てＤ［ＩＴに至る信号
経路を示している。第４図は第２図の終端しない伝送線
回路に近似した回路板のテスト状態を表している。何故
ならば、第４図の励振回路ｌＯのような励振回路は一般
に出力抵抗が極めて低く、且つ、第４図に示すようにオ
ーブン回路である負荷を駆動するからである。即ち、伝
送線２０と直列又は並列の成端抵抗がない開路であるか
らである。
その結果、ＤＵＴ ６０へと伝送される励振論理信号は
第３図の信号Ｂ又はＣのような階段状及びリンギングの
欠陥をそれぞれ生ずる。
第３図の信号Ｂ又はＣのような階段状及びリンギングの
欠陥をそれぞれ生ずる。
したがって第４図の励振回路（パルス発生回路）が機能
テストに使用される場合は、エツジが迅速に上昇、下降
する出力信号、即ち上昇又は下降エツジでリンギングや
階段状特性を生じない信号を供給することが望ましい。
テストに使用される場合は、エツジが迅速に上昇、下降
する出力信号、即ち上昇又は下降エツジでリンギングや
階段状特性を生じない信号を供給することが望ましい。
この目的のため、所望の形状のエツジを有する方法と装
置が開発された。
置が開発された。
第４図の電気経路を考察すると、励振回路ＩＯは伝送、
１２０によって示された被制御インピーダンス経路を経
ていわゆるつめ床探針２５へと信号を供給する。前述し
たように、このような信号は制御回路５０からの制御信
号に応答して供給される。
１２０によって示された被制御インピーダンス経路を経
ていわゆるつめ床探針２５へと信号を供給する。前述し
たように、このような信号は制御回路５０からの制御信
号に応答して供給される。
通常は、この相互接続の終端されていない性質、すなわ
ち直列又は並列の成端抵抗を持たない極めて低い出力イ
ンピーダンス・ドライバと高いインピーダンス負荷に鑑
み、探針２５とＤＯＴ ６０との間のインタフェースで
反射が発生し、探針２５にてリンギング又は階段状の特
性が生じるものと予測される。本発明は、上昇及び下降
エツジ時間と電気経路を下る信号伝播時間との間にはあ
る関連性があることを発見し、これを適正に利用すると
、終端しない状況でＤＯＴに極めてスムーズな波形を供
給することができることを見出した。
ち直列又は並列の成端抵抗を持たない極めて低い出力イ
ンピーダンス・ドライバと高いインピーダンス負荷に鑑
み、探針２５とＤＯＴ ６０との間のインタフェースで
反射が発生し、探針２５にてリンギング又は階段状の特
性が生じるものと予測される。本発明は、上昇及び下降
エツジ時間と電気経路を下る信号伝播時間との間にはあ
る関連性があることを発見し、これを適正に利用すると
、終端しない状況でＤＯＴに極めてスムーズな波形を供
給することができることを見出した。
本出願においては、信号が励振器（ドライバ）１０から
探針２５へと進行し、そして戻るのに要する時間を往復
伝播時間ｐｔと呼ぶ。更に本出願では上昇時間及び下降
時間という用語は信号が２つの選択された論理レベル、
例えば第３図及び第５図のレベルｖ１とｖ２の間を遷移
するに要する時間を意味する。励振回路出力信号の上昇
又は下降時間がｐｔの二倍に等しい限りは、探針２５で
見られる信号はリンギングや階段状特性を呈しない。こ
のようなスムーズな信号は被制御インピーダンス伝送線
２０上の入射及び反射エツジの相互作用の結果である。
探針２５へと進行し、そして戻るのに要する時間を往復
伝播時間ｐｔと呼ぶ。更に本出願では上昇時間及び下降
時間という用語は信号が２つの選択された論理レベル、
例えば第３図及び第５図のレベルｖ１とｖ２の間を遷移
するに要する時間を意味する。励振回路出力信号の上昇
又は下降時間がｐｔの二倍に等しい限りは、探針２５で
見られる信号はリンギングや階段状特性を呈しない。こ
のようなスムーズな信号は被制御インピーダンス伝送線
２０上の入射及び反射エツジの相互作用の結果である。
上昇時間と下降時間をｐｔの二倍に調整することによっ
て、前記相互作用によりリンギングや階段状特性の原因
が相殺（キャンセル）され、スムーズなエツジが生成さ
れる。この結果は第５図にグラフで示されており、２Ｐ
ｔ・（ｈ ｔυである。その結果、信号りは励振器１
０の出力信号であるが、信号Ｅはリンギングや階段状の
特性のない論理レベルｖ２をもつスムーズな信号で、Ｄ
ＯＴ６０に供給される。
て、前記相互作用によりリンギングや階段状特性の原因
が相殺（キャンセル）され、スムーズなエツジが生成さ
れる。この結果は第５図にグラフで示されており、２Ｐ
ｔ・（ｈ ｔυである。その結果、信号りは励振器１
０の出力信号であるが、信号Ｅはリンギングや階段状の
特性のない論理レベルｖ２をもつスムーズな信号で、Ｄ
ＯＴ６０に供給される。
上述の時間／電気経路の長さの関連性から２つの補足効
果が生じる。その一つは上昇又は下降時間をｐｔの二倍
にすることによって、探針２５で見られるエツジのスル
ーレート（エツジ速度とも称する）が励振器１０で見ら
れるエツジ速度の二倍の速さになることである。その理
由は電圧がそこで二倍になる線の開放端特性による。こ
のような効果によってインタフェースの高速デジタル信
号を伝播する能力が増強される。第２に、エツジ速度が
二倍になった結果として、励振器１０から探針２５への
伝播遅延は、一般に多くの論理素子群のしきい値でもあ
る５０％ポイントで測定した場合、有効にゼロになる。
果が生じる。その一つは上昇又は下降時間をｐｔの二倍
にすることによって、探針２５で見られるエツジのスル
ーレート（エツジ速度とも称する）が励振器１０で見ら
れるエツジ速度の二倍の速さになることである。その理
由は電圧がそこで二倍になる線の開放端特性による。こ
のような効果によってインタフェースの高速デジタル信
号を伝播する能力が増強される。第２に、エツジ速度が
二倍になった結果として、励振器１０から探針２５への
伝播遅延は、一般に多くの論理素子群のしきい値でもあ
る５０％ポイントで測定した場合、有効にゼロになる。
その結果、励振器タイミング精度の精密な校正は大幅に
達成し易くなる。励振器用力信号のスルーレートを制御
することにより上昇および下降時間を制御することがで
きる。スルーレートを高くすればする程上昇（下降）速
度は早くなる。制御装置５０によって励振器１０に供給
される入力制御信号のスルーレートを制御することによ
り、励振器用力信号１０のスルーレートを制御すること
ができる。実際には励振回路１０の出力信号のスルーレ
ートは制御装置５０により供給される入力制御信号のス
ルーレートに追従する。入力制御信号として利用する形
式の信号のスルーレートを制御するための多くの装置が
公知であるので、制御装置５０用に用いられる特定の回
路を説明することは省略する。更に、信号進行時間を測
定する技術も公知であるので、ここでは反復説明はしな
い。
達成し易くなる。励振器用力信号のスルーレートを制御
することにより上昇および下降時間を制御することがで
きる。スルーレートを高くすればする程上昇（下降）速
度は早くなる。制御装置５０によって励振器１０に供給
される入力制御信号のスルーレートを制御することによ
り、励振器用力信号１０のスルーレートを制御すること
ができる。実際には励振回路１０の出力信号のスルーレ
ートは制御装置５０により供給される入力制御信号のス
ルーレートに追従する。入力制御信号として利用する形
式の信号のスルーレートを制御するための多くの装置が
公知であるので、制御装置５０用に用いられる特定の回
路を説明することは省略する。更に、信号進行時間を測
定する技術も公知であるので、ここでは反復説明はしな
い。
励振回路出力信号がリンギングや階段状特性を呈するこ
とを防止するための前述の方法は自動動作に適用できる
ことに留意されたい。対応する励振回路に関連させて各
探針のｐｔを決定する必要はあるが、−旦決定してしま
えばこのような情報はテスト制御装置で使用できるよう
にメモリに記憶しておくことができる。
とを防止するための前述の方法は自動動作に適用できる
ことに留意されたい。対応する励振回路に関連させて各
探針のｐｔを決定する必要はあるが、−旦決定してしま
えばこのような情報はテスト制御装置で使用できるよう
にメモリに記憶しておくことができる。
以上の説明より明らかなように、本発明では終端しない
状況下でも、ＯＵＴにリンギングや階段状特性を持たな
いパルス信号を印加することができ、ＤＯＴの正確な試
験を行うことができる。またパルス信号のスルーレート
も高めることができる。
状況下でも、ＯＵＴにリンギングや階段状特性を持たな
いパルス信号を印加することができ、ＤＯＴの正確な試
験を行うことができる。またパルス信号のスルーレート
も高めることができる。
なお、前述の説明は遷移時間が２Ｐｔに等しくなるよう
に励振信号の遷移時間を調整したものである。更に、本
発明の目的、すなわちＯＵＴにおけるエツジがスムーズ
な信号を得ることは、遷移時間を定め、次にこの遷移時
間が２Ｐｔに等しくなるように伝送線の長さを調整する
ことによっても達成可能である。このように、論理信号
の遷移時間と往復伝播時間２Ｐｔとの重要な関係、すな
わち（遷移時間）＝ ２ Ｐｔを達成するため、遷移時
間又は伝送線の長さの何れかを調整できる。
に励振信号の遷移時間を調整したものである。更に、本
発明の目的、すなわちＯＵＴにおけるエツジがスムーズ
な信号を得ることは、遷移時間を定め、次にこの遷移時
間が２Ｐｔに等しくなるように伝送線の長さを調整する
ことによっても達成可能である。このように、論理信号
の遷移時間と往復伝播時間２Ｐｔとの重要な関係、すな
わち（遷移時間）＝ ２ Ｐｔを達成するため、遷移時
間又は伝送線の長さの何れかを調整できる。
第１八図および第１Ｂ図は終端された伝送線を有する励
振回路のブロック図、第２図は終端されていない伝送線
を有する励振回路のブロック図、第３図はスムーズ（信
号Ａ）、階段状（信号Ｂ）およびリンギング（信号Ｃ）
特性をもつ励振品出力パルス信号を示した図、第４図は
励振回路の信号経路を示したブロック図、第５図は本発
明により供試素子に印加されるパルス信号を示した図で
ある。 １０：励振回路、２０：伝送線、２５：探針（プローブ
）、３０．３５：終端抵抗、５０：制御回路、６０：Ｏ
Ｔ
振回路のブロック図、第２図は終端されていない伝送線
を有する励振回路のブロック図、第３図はスムーズ（信
号Ａ）、階段状（信号Ｂ）およびリンギング（信号Ｃ）
特性をもつ励振品出力パルス信号を示した図、第４図は
励振回路の信号経路を示したブロック図、第５図は本発
明により供試素子に印加されるパルス信号を示した図で
ある。 １０：励振回路、２０：伝送線、２５：探針（プローブ
）、３０．３５：終端抵抗、５０：制御回路、６０：Ｏ
Ｔ
Claims (3)
- （１）励振回路と、前記励振回路に制御信号を与える制
御回路と、前記励振回路からパルス信号を受信するプロ
ーブとを含む回路板試験装置において、前記励振回路は
前記制御信号に応答して前記プローブにパルス信号を供
給すると共に、前記励振回路に接続され、前記パルス信
号の遷移時間を前記励振回路から前記プローブまでの往
復信号伝播時間の２倍に制御する手段を設けたことを特
徴とするパルス発生回路。 - （２）前記手段は前記パルス信号のスルーレートを調整
する手段である請求項第１項記載のパルス発生回路。 - （３）前記手段は前記制御信号のスルーレートを調整す
る手段である請求項第１項記載のパルス発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/332,243 US4947113A (en) | 1989-03-31 | 1989-03-31 | Driver circuit for providing pulses having clean edges |
| US332,243 | 1989-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02287174A true JPH02287174A (ja) | 1990-11-27 |
Family
ID=23297365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084800A Pending JPH02287174A (ja) | 1989-03-31 | 1990-03-30 | パルス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4947113A (ja) |
| EP (1) | EP0390562A3 (ja) |
| JP (1) | JPH02287174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005292116A (ja) * | 2004-03-31 | 2005-10-20 | Nanya Technology Corp | 半導体装置を試験するための装置及び方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164663A (en) * | 1990-12-05 | 1992-11-17 | Hewlett-Packard Company | Active distributed programmable line termination for in-circuit automatic test receivers |
| US5184029A (en) * | 1991-10-15 | 1993-02-02 | Hewlett-Packard Company | Driver circuit for circuit tester |
| US5355029A (en) * | 1993-07-12 | 1994-10-11 | Digital Equipment Corporation | Staged CMOS output buffer |
| AU2159095A (en) * | 1994-05-23 | 1995-12-18 | Rambus Inc. | Method and apparatus for distributing clock signals with minimal skew |
| US5682337A (en) * | 1995-04-13 | 1997-10-28 | Synopsys, Inc. | High speed three-state sampling |
| JP3469351B2 (ja) | 1995-04-17 | 2003-11-25 | 三菱電機株式会社 | リンギング防止回路、デバイスアンダーテストボード、ピンエレクトロニクスカード及び半導体装置 |
| US6396256B1 (en) | 1998-06-30 | 2002-05-28 | Emc Corporation | Power supply slew time testing of electronic circuits |
| US6275023B1 (en) * | 1999-02-03 | 2001-08-14 | Hitachi Electronics Engineering Co., Ltd. | Semiconductor device tester and method for testing semiconductor device |
| JP2001307487A (ja) * | 2000-02-14 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置 |
| US6675117B2 (en) * | 2000-12-12 | 2004-01-06 | Teradyne, Inc. | Calibrating single ended channels for differential performance |
| US7078924B2 (en) * | 2002-09-20 | 2006-07-18 | Lsi Logic Corporation | Methodology to accurately test clock to signal valid and slew rates of PCI signals |
| KR102924687B1 (ko) * | 2022-09-13 | 2026-02-06 | 삼성전자주식회사 | 송수신 회로 및 그를 포함하는 테스트 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE644317A (ja) * | 1963-02-25 | |||
| US3965468A (en) * | 1975-01-17 | 1976-06-22 | Hewlett-Packard Company | Logic pulser |
| US4439858A (en) * | 1981-05-28 | 1984-03-27 | Zehntel, Inc. | Digital in-circuit tester |
| US4507576A (en) * | 1982-10-28 | 1985-03-26 | Tektronix, Inc. | Method and apparatus for synthesizing a drive signal for active IC testing including slew rate adjustment |
| US4588945A (en) * | 1983-06-13 | 1986-05-13 | Hewlett-Packard Company | High throughput circuit tester and test technique avoiding overdriving damage |
-
1989
- 1989-03-31 US US07/332,243 patent/US4947113A/en not_active Expired - Fee Related
-
1990
- 1990-03-29 EP EP19900303367 patent/EP0390562A3/en not_active Withdrawn
- 1990-03-30 JP JP2084800A patent/JPH02287174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005292116A (ja) * | 2004-03-31 | 2005-10-20 | Nanya Technology Corp | 半導体装置を試験するための装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4947113A (en) | 1990-08-07 |
| EP0390562A3 (en) | 1992-03-04 |
| EP0390562A2 (en) | 1990-10-03 |
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