JPH02287604A - プログラマブルワンボードコンピユータ - Google Patents
プログラマブルワンボードコンピユータInfo
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- JPH02287604A JPH02287604A JP1110493A JP11049389A JPH02287604A JP H02287604 A JPH02287604 A JP H02287604A JP 1110493 A JP1110493 A JP 1110493A JP 11049389 A JP11049389 A JP 11049389A JP H02287604 A JPH02287604 A JP H02287604A
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- 238000011161 development Methods 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、回路の消去／再構成が可能なプログラマブル
論理素子（ＰＬＯ）を利用して、多様なシステムに対応
でき、且つ、システム変更にも迅速且つ容易に対応可能
なプログラマブルなワンボードコンピュータに関するも
のである。 ［従来の技術１ 従来のワンボードコンピュータは、例えば第６図に示す
如く、中心となるマイクロブロセツ丈＜ Ｃｌ） Ｕ
）のチップ１０と、ＴＴＬ、ＲＡＭ、ＲＯＭ等の多数の
各′４ｆ！汎用１ｃ１２、及び、アドレスのデコード等
に用いられる極く少数のプログラマブル論理素子（ＰＬ
Ｄ）１４からなる周辺回路とを、システム設計毎に組合
わせてシステムボード１６上に配置して構成していた。 ［発明が達成しようとする課題］ 従って、−度構成してしまうと、他の用途やシステムに
合わせて違う回路に再構成したり、途中にシステムを変
更することが不可能であった。 本発明は、前記従来の問題点を解消するべくなされたも
ので、多様なシステムに対応でき、且つ、システムの変
更にも迅速且つ容易に対応できるプログラマブルなワン
ボードコンピータを提供することを目的とする。
論理素子（ＰＬＯ）を利用して、多様なシステムに対応
でき、且つ、システム変更にも迅速且つ容易に対応可能
なプログラマブルなワンボードコンピュータに関するも
のである。 ［従来の技術１ 従来のワンボードコンピュータは、例えば第６図に示す
如く、中心となるマイクロブロセツ丈＜ Ｃｌ） Ｕ
）のチップ１０と、ＴＴＬ、ＲＡＭ、ＲＯＭ等の多数の
各′４ｆ！汎用１ｃ１２、及び、アドレスのデコード等
に用いられる極く少数のプログラマブル論理素子（ＰＬ
Ｄ）１４からなる周辺回路とを、システム設計毎に組合
わせてシステムボード１６上に配置して構成していた。 ［発明が達成しようとする課題］ 従って、−度構成してしまうと、他の用途やシステムに
合わせて違う回路に再構成したり、途中にシステムを変
更することが不可能であった。 本発明は、前記従来の問題点を解消するべくなされたも
ので、多様なシステムに対応でき、且つ、システムの変
更にも迅速且つ容易に対応できるプログラマブルなワン
ボードコンピータを提供することを目的とする。
【課題を達成するための手段）
本発明は、プログラマブルワンボードコンビ１−夕を、
配線を含むシステムボードと、該システムボードの略中
央部に配置された、少くとも一つのマイクロプロセッサ
チップと、該マイクロプロセッサチップの周囲をほぼ取
り囲むように配置された、複数のプログラマブル論理素
子とを用いＣ構成することにより、前記課題を達成した
もの・；゛ある。 又、同じくプログラマブルワンボードコンビ−Ｌ−夕を
、配線を含むシステムボードと、該システムボードの略
中央部に配置された、少くとも一部のマイクロプロセッ
サチップと、該マイク０７口はツサチツブの周囲をほぼ
取り囲むように配置された、複数の大規模プログラマブ
ル論理素子と、咳大規模プログラマブル論理素子の外側
に配置された、複数の小規模プログラマブル論理素子と
を用いて構成することにより、同じく前記課題を達成し
たものである。 更に、前記プログラマブル論理素子の内部回路を定義す
るためのメモリ素子を設けたものである。 又、前記プログノンプル論理素子の一部を、コシピユー
タシステム用のメモリを含むものとしたちのである。 更に、コンピュータシステム用のメモリ素子を設けるよ
うにしたものである。 （作用及び効果１ 本発明にＪ３い又は、システムボードの略中央部に配置
した、少くとも一つのマイクロプロセッサチップの周囲
を、複数のブ０グラマプル論理素→“でほぼ取り囲むよ
うにして、今までのワンボードコンピュータの周辺回路
をほとんど全て、回路しり消去／再構成が可能なプログ
ラマブル論理素子に移植してしまうようｋ、している。 従って、多様なシステムに対応でき、しかも、システム
変更等にも迅速且つ容易に対応できる。 よって、例えば新しいシングルデツプマイクロコンピュ
ータ等、新しい機能のデジタル半導体集積回路を開発す
る際の試験ｉｌｌ等として用いるのに好適である。勿論
、他の用途にも用いることができる。 又、前記プログラマブル論理素子を階層化し、小規模プ
ログラマブル論理素子を大規模プログラマブル論理素子
の外側に配置するようにした場。 には、Ｉ’！ＪＩＷ制御や、階層構造システムに好適で
に）る。 更に、前記プログラマブル論理素子の内部［Ｇｊ：；
ｊ”ａを定１するためのメモリ素子を設けた場合には、
プログラマブル論理素子内の内部回路定義用メｔ・りが
不要である。 又、前記プログラマブル論理素子の一部を、二１ンビ〕
・−タシステム用のメモリを含むものとした場合には、
外付けのメモリ素子が不要であり、月つ、高速動作が可
能である。 更に、コンピュータシステム用のメモリ素子を設けた場
合には、プログラマブル論理素子にコシピユータシステ
ム用のメモリを持たせる必要がない。 【実施例】 以下、図面を参照して、本発明の実施例を詳細に説明す
る。 本発明の第１実論例は、第１図に示す如く、配線（図示
省略）を含むシステムボード２０と、該システムボード
２０の略中央部に配置された単一のマイクロプロセッサ
（ＣＰＬＪ）チップ２２と、該マイクロプロセッサチッ
プ２２の周囲をほぼ取り囲むように配置された、複数の
（図では１２個）のプログラマブル論理素子（ＰＬＤ）
２４とから構成されている。 この第１実施例においては、前記ＰＬＤ２４に、該ＰＬ
Ｄの内部回路を定義するた゛めのメモリ（例えばＳＲＡ
ＭやＥＰＲＯＭ）が内蔵されており、該メモリを外部の
開発ツールでシステムに合わせて定義することで、多様
なシステムに対応できる。 又、システムが変更された場合にも、前記メモリを書換
えることで、迅速且つ容易に対応できる。 本実施例においては、ＰＬＯの内部回路を定義するため
のメモリが該ＰＬＤ内に含まれているので、システムボ
ード２０内に外付けのメモリ素子を設ける必要がなく、
構成が非常に単純であり、且つ、汎用性も高い。 次に、第２図を参照して、本発明の第２実施例を詳細に
説明する。 この第２実施例は、前記第１実施例と同様のワンボード
コンピュータにおいて、前記ＰＬＤ２４の数を更に増や
して、前記ＣＰＵチップ２２を例えば二重に取り囲むよ
うにすると共に、その一部、実施例では４隅に、ＰＬＤ
の内部回路を定義するための外付けのメモリ素子、例え
ばＰＲＯＭ２６を配置したものである。 本実施例においては、前記ＰＲＯＭ２６によりＰＬＤの
内部回路を定義することによって、多様なシステムに対
応できる。 本実施例においては、システムボード２０上に外付けで
ＰＲＯＭ２６を設けているので、システムによっては効
率が良い。 次に、第３図を参照して、本発明の第３実施例を詳細に
説明する。 この第３実施例は、前記第１実施例と同様のシステムボ
ード２０及びＣＰｔＪチップ２２と、該ＣＰＵチップ２
２の周囲をほぼ取り囲むように配置された、複数の（図
では９個）の大規模プログラマブル論理素子（ＰＬＤ）
２８と、該大規模ＰＬＤ２８の外側に配置された、複数
（図では２８個）の小規模ＰＬＤ３０とから構成されて
いる。 本実施例では、例えば第４図に示すように、大小ＰＬＤ
を階層的に結びつけた、いわゆる階層設計に対応した構
成の回路定義が容易である。即ち、例えばコブロセナ（
Ｇ Ｏ−Ｐ ｒＯｃｅｓｓｓＯｒ ）回路のような、Ｃ
ＰＵに直結し、高速でデータをやりとりしながら、ＣＰ
ＬＩと共同で一部のデータ処理を実行するような回路は
比較的大きくなるので、大規模ＰＬＤ内に定義した方が
よい。本実施例では。 大規模ＰＬＤ２８をＣＰＵチップ２２の近くに配置して
いるので、効率良く高速動作が可能であり、階層構造シ
ステムに好適である。 勿論、この第３実施例において、前記大規模ＰＬＯ２８
又は小規模ＰＬＤ３０の一部を、第２実施例と同様のＰ
ＲＯＭ２６で置換えることも可能である。 次に、第５図を参照して、本発明の第４実施例を詳細に
説明する。 この第４実施例は、前記第１実施例と同様のワンボード
コンピュータにおいて、ＣＰＵチップを、例えばメーカ
や、８ビツト、１６ビツト、３２ビツト等のビット数を
変えて複数個（図では２２Ａ、２２Ｂ、２２Ｇの３個）
設けたものである。 この実施例によれば、ＣＰＵチップのメーカやビット数
を、システムに合わせて適宜選ぶことができ、ボードサ
イズは大きくなるが、汎用性が特に高い。 前記実施例においては、いずれも、マイクロプロセッサ
チップ２２．２２Ａ、２２Ｂ、２２Ｇとして、通常市販
されているメモリや入出力回路等を含むものを用いてい
たが、該マイクロプロセッサチップを、メモリや入出力
回路等を除いた中心コアだけのものとすることも可能で
ある。 この場合には、通常のマイクロプロセッサに含まれるメ
モリや入出力回路等を周辺のＰＬＤで構成することがで
きるので、特に、ＣＰＵの開発に有効である。なお、Ｐ
ＬＤ化し難いマイクロプロセッサの周辺回路、例えばＡ
／Ｄコンバータ、Ｄ／Ａコンバータ、ＤＣ／ＤＣコンバ
ータ、螢光表示管ドライバ、電源故障検知回路、専用マ
ルチプライヤ、ＦＦＴ専用プロセッサ、キャッシュタグ
メモリ等は、別途システムボード２０上に設けるように
してもよい。 又、前記ＰＬＤ２４．２８．３０として、コンピュータ
システム用のメモリを含むものを用いることもできる。 この場合には、コンピュータシステムのメモリがＰＬＤ
に内蔵されるので、アクセスが速く高速動作が可能であ
る。勿論、ＰＬＯとは独立して、システムボード２ｏ上
に外付けでＤＲＡＭ、ＲＯＭ等のコンピュータシステム
用のメモリを設けてもよい。
配線を含むシステムボードと、該システムボードの略中
央部に配置された、少くとも一つのマイクロプロセッサ
チップと、該マイクロプロセッサチップの周囲をほぼ取
り囲むように配置された、複数のプログラマブル論理素
子とを用いＣ構成することにより、前記課題を達成した
もの・；゛ある。 又、同じくプログラマブルワンボードコンビ−Ｌ−夕を
、配線を含むシステムボードと、該システムボードの略
中央部に配置された、少くとも一部のマイクロプロセッ
サチップと、該マイク０７口はツサチツブの周囲をほぼ
取り囲むように配置された、複数の大規模プログラマブ
ル論理素子と、咳大規模プログラマブル論理素子の外側
に配置された、複数の小規模プログラマブル論理素子と
を用いて構成することにより、同じく前記課題を達成し
たものである。 更に、前記プログラマブル論理素子の内部回路を定義す
るためのメモリ素子を設けたものである。 又、前記プログノンプル論理素子の一部を、コシピユー
タシステム用のメモリを含むものとしたちのである。 更に、コンピュータシステム用のメモリ素子を設けるよ
うにしたものである。 （作用及び効果１ 本発明にＪ３い又は、システムボードの略中央部に配置
した、少くとも一つのマイクロプロセッサチップの周囲
を、複数のブ０グラマプル論理素→“でほぼ取り囲むよ
うにして、今までのワンボードコンピュータの周辺回路
をほとんど全て、回路しり消去／再構成が可能なプログ
ラマブル論理素子に移植してしまうようｋ、している。 従って、多様なシステムに対応でき、しかも、システム
変更等にも迅速且つ容易に対応できる。 よって、例えば新しいシングルデツプマイクロコンピュ
ータ等、新しい機能のデジタル半導体集積回路を開発す
る際の試験ｉｌｌ等として用いるのに好適である。勿論
、他の用途にも用いることができる。 又、前記プログラマブル論理素子を階層化し、小規模プ
ログラマブル論理素子を大規模プログラマブル論理素子
の外側に配置するようにした場。 には、Ｉ’！ＪＩＷ制御や、階層構造システムに好適で
に）る。 更に、前記プログラマブル論理素子の内部［Ｇｊ：；
ｊ”ａを定１するためのメモリ素子を設けた場合には、
プログラマブル論理素子内の内部回路定義用メｔ・りが
不要である。 又、前記プログラマブル論理素子の一部を、二１ンビ〕
・−タシステム用のメモリを含むものとした場合には、
外付けのメモリ素子が不要であり、月つ、高速動作が可
能である。 更に、コンピュータシステム用のメモリ素子を設けた場
合には、プログラマブル論理素子にコシピユータシステ
ム用のメモリを持たせる必要がない。 【実施例】 以下、図面を参照して、本発明の実施例を詳細に説明す
る。 本発明の第１実論例は、第１図に示す如く、配線（図示
省略）を含むシステムボード２０と、該システムボード
２０の略中央部に配置された単一のマイクロプロセッサ
（ＣＰＬＪ）チップ２２と、該マイクロプロセッサチッ
プ２２の周囲をほぼ取り囲むように配置された、複数の
（図では１２個）のプログラマブル論理素子（ＰＬＤ）
２４とから構成されている。 この第１実施例においては、前記ＰＬＤ２４に、該ＰＬ
Ｄの内部回路を定義するた゛めのメモリ（例えばＳＲＡ
ＭやＥＰＲＯＭ）が内蔵されており、該メモリを外部の
開発ツールでシステムに合わせて定義することで、多様
なシステムに対応できる。 又、システムが変更された場合にも、前記メモリを書換
えることで、迅速且つ容易に対応できる。 本実施例においては、ＰＬＯの内部回路を定義するため
のメモリが該ＰＬＤ内に含まれているので、システムボ
ード２０内に外付けのメモリ素子を設ける必要がなく、
構成が非常に単純であり、且つ、汎用性も高い。 次に、第２図を参照して、本発明の第２実施例を詳細に
説明する。 この第２実施例は、前記第１実施例と同様のワンボード
コンピュータにおいて、前記ＰＬＤ２４の数を更に増や
して、前記ＣＰＵチップ２２を例えば二重に取り囲むよ
うにすると共に、その一部、実施例では４隅に、ＰＬＤ
の内部回路を定義するための外付けのメモリ素子、例え
ばＰＲＯＭ２６を配置したものである。 本実施例においては、前記ＰＲＯＭ２６によりＰＬＤの
内部回路を定義することによって、多様なシステムに対
応できる。 本実施例においては、システムボード２０上に外付けで
ＰＲＯＭ２６を設けているので、システムによっては効
率が良い。 次に、第３図を参照して、本発明の第３実施例を詳細に
説明する。 この第３実施例は、前記第１実施例と同様のシステムボ
ード２０及びＣＰｔＪチップ２２と、該ＣＰＵチップ２
２の周囲をほぼ取り囲むように配置された、複数の（図
では９個）の大規模プログラマブル論理素子（ＰＬＤ）
２８と、該大規模ＰＬＤ２８の外側に配置された、複数
（図では２８個）の小規模ＰＬＤ３０とから構成されて
いる。 本実施例では、例えば第４図に示すように、大小ＰＬＤ
を階層的に結びつけた、いわゆる階層設計に対応した構
成の回路定義が容易である。即ち、例えばコブロセナ（
Ｇ Ｏ−Ｐ ｒＯｃｅｓｓｓＯｒ ）回路のような、Ｃ
ＰＵに直結し、高速でデータをやりとりしながら、ＣＰ
ＬＩと共同で一部のデータ処理を実行するような回路は
比較的大きくなるので、大規模ＰＬＤ内に定義した方が
よい。本実施例では。 大規模ＰＬＤ２８をＣＰＵチップ２２の近くに配置して
いるので、効率良く高速動作が可能であり、階層構造シ
ステムに好適である。 勿論、この第３実施例において、前記大規模ＰＬＯ２８
又は小規模ＰＬＤ３０の一部を、第２実施例と同様のＰ
ＲＯＭ２６で置換えることも可能である。 次に、第５図を参照して、本発明の第４実施例を詳細に
説明する。 この第４実施例は、前記第１実施例と同様のワンボード
コンピュータにおいて、ＣＰＵチップを、例えばメーカ
や、８ビツト、１６ビツト、３２ビツト等のビット数を
変えて複数個（図では２２Ａ、２２Ｂ、２２Ｇの３個）
設けたものである。 この実施例によれば、ＣＰＵチップのメーカやビット数
を、システムに合わせて適宜選ぶことができ、ボードサ
イズは大きくなるが、汎用性が特に高い。 前記実施例においては、いずれも、マイクロプロセッサ
チップ２２．２２Ａ、２２Ｂ、２２Ｇとして、通常市販
されているメモリや入出力回路等を含むものを用いてい
たが、該マイクロプロセッサチップを、メモリや入出力
回路等を除いた中心コアだけのものとすることも可能で
ある。 この場合には、通常のマイクロプロセッサに含まれるメ
モリや入出力回路等を周辺のＰＬＤで構成することがで
きるので、特に、ＣＰＵの開発に有効である。なお、Ｐ
ＬＤ化し難いマイクロプロセッサの周辺回路、例えばＡ
／Ｄコンバータ、Ｄ／Ａコンバータ、ＤＣ／ＤＣコンバ
ータ、螢光表示管ドライバ、電源故障検知回路、専用マ
ルチプライヤ、ＦＦＴ専用プロセッサ、キャッシュタグ
メモリ等は、別途システムボード２０上に設けるように
してもよい。 又、前記ＰＬＤ２４．２８．３０として、コンピュータ
システム用のメモリを含むものを用いることもできる。 この場合には、コンピュータシステムのメモリがＰＬＤ
に内蔵されるので、アクセスが速く高速動作が可能であ
る。勿論、ＰＬＯとは独立して、システムボード２ｏ上
に外付けでＤＲＡＭ、ＲＯＭ等のコンピュータシステム
用のメモリを設けてもよい。
第１図は、本発明に係るプログラマブルワンボードコン
ピュータの第１実施例の構成を示す平面図、 第２図は、同じく第２実施例の構成を示す平面図、 第３図は、同じく第３実施例の構成を示す平面図、 第４図は、第３実施例の階層構造を示す線図、第５図は
、本発明の第４実施例の構成を示す平面図、 第６図は、従来のワンボードコンピュータの一例の構成
を示す平面図である。 ２０・・・システムボード、 ２２．２２Ａ、２２８，２２０ ・・・マイクロプロセッサ（ＣＰＵ）チップ、２４・・
・プログラマブル論理素子（ＰＬＯ）、２６・・・メモ
リ素子＜ＰＲＯＭ＞、 ２８・・・大規模ＰＬＤ、 ３０・・・小規模ＰＬＤ。
ピュータの第１実施例の構成を示す平面図、 第２図は、同じく第２実施例の構成を示す平面図、 第３図は、同じく第３実施例の構成を示す平面図、 第４図は、第３実施例の階層構造を示す線図、第５図は
、本発明の第４実施例の構成を示す平面図、 第６図は、従来のワンボードコンピュータの一例の構成
を示す平面図である。 ２０・・・システムボード、 ２２．２２Ａ、２２８，２２０ ・・・マイクロプロセッサ（ＣＰＵ）チップ、２４・・
・プログラマブル論理素子（ＰＬＯ）、２６・・・メモ
リ素子＜ＰＲＯＭ＞、 ２８・・・大規模ＰＬＤ、 ３０・・・小規模ＰＬＤ。
Claims (5)
- （１）配線を含むシステムボードと、 該システムボードの略中央部に配置された、少くとも一
つのマイクロプロセッサチップと、該マイクロプロセッ
サチップの周囲をほぼ取り囲むように配置された、複数
のプログラマブル論理素子と、 を有することを特徴とするプログラマブルワンボードコ
ンピュータ。 - （２）配線を含むシステムボードと、 該システムボードの略中央部に配置された、少くとも一
つのマイクロプロセッサチップと、該マイクロプロセッ
サチップの周囲をほぼ取り囲むように配置された、複数
の大規模プログラマブル論理素子と、 該大規模プログラマブル論理素子の外側に配置された、
複数の小規模プログラマブル論理素子と、を有すること
を特徴とするプログラマブルワンボードコンピュータ。 - （３）請求項１又は２において、更に、前記プログラマ
ブル論理素子の内部回路を定義するためのメモリ素子を
有することを特徴とするプログラマブルワンボードコン
ピュータ。 - （４）請求項１乃至３のいずれか１つにおいて、前記プ
ログラマブル論理素子の一部が、コンピュータシステム
用のメモリを含むものであることを特徴とするプログラ
マブルワンボードコンピュータ。 - （５）請求項１乃至３のいずれか１つにおいて、更に、
コンピュータシステム用のメモリ素子を有することを特
徴とするプログラマブルワンボードコンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110493A JPH02287604A (ja) | 1989-04-27 | 1989-04-27 | プログラマブルワンボードコンピユータ |
| US07/513,625 US5253181A (en) | 1989-04-27 | 1990-04-24 | Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer |
| CA002015421A CA2015421A1 (en) | 1989-04-27 | 1990-04-25 | Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer |
| EP19900304570 EP0403061A3 (en) | 1989-04-27 | 1990-04-26 | A single-board computer incorporating programmable logic devices and its use in the automatic implementation and testing of logic circuits |
| KR1019900005965A KR900016862A (ko) | 1989-04-27 | 1990-04-27 | 프로그램 가능한 단일기판 컴퓨터 및 이것을 사용한 논리회로의 실회로 변환방법 및 검증방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110493A JPH02287604A (ja) | 1989-04-27 | 1989-04-27 | プログラマブルワンボードコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02287604A true JPH02287604A (ja) | 1990-11-27 |
Family
ID=14537148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110493A Pending JPH02287604A (ja) | 1989-04-27 | 1989-04-27 | プログラマブルワンボードコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02287604A (ja) |
-
1989
- 1989-04-27 JP JP1110493A patent/JPH02287604A/ja active Pending
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