JPH0228764A - 記憶アクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置をアクセスして、記憶装置から／に
複数のデータ要素からなるデータブロックを読出し／書
込みするための記憶アクセス制御装置に関する。記憶ア
クセス制御装置は、ベクトル処理装置等に使用される。

〔従来の技術〕

この種の記憶アクセス制御装置は、第１乃至第ｐの記憶
ユニットと、第１乃至第ｐの記憶ユニットにそれぞれ接
続された第１乃至第ｐのポートとを有する記憶装置に組
合わされて使用される。ここでｐは１より大きい整数を
表す。記憶ユニッ］・の各々には、データブロックのデ
ータ要素の各々を記憶装置から／に読出し／書込みする
ために、第１乃至第ｐの記憶ユニットに関して連続的に
増加する記憶アドレスの少なくとも１つが割当てられて
いる。記憶アクセス制御装置は、記↑だアドレスの選択
されたものを、記憶アドレスの基本すなわち基準のもの
と、記憶アドレスの選択されたものの２つの隣合うもの
の間の予め選択された距離とを選択することによって、
アクセスするためのものである。即ち、記憶アドレスの
基本のものは選択されたアドレスの先頭のものと同一で
ある。

後で添付の図面を参照して説明するように、従来の記憶
アクセス制御装置は、予め選択された距離か単位距離（
即ち、１）であるとき、第１乃至第ｐのアクセスアドレ
スを同時に生成するだめのアクセスアドレス生成回路を
有している。即ち、アクセスアドレスの数は、ポートの
数に等しい。

基本記憶アドレスがＢによって表され、予め選択された
距離がＤによって表された場合、アクセスアドレスは（
Ｂ）、（Ｂ十Ｄ）、（Ｂ＋２Ｄ）。

及び（Ｂ＋ｎＤ）によって表される。ここで、ｎは“Ｏ
”、“１”　、”２”　、−＝、及び“ｐ−１”に等し
い値の−っである。

第１乃至第ｐのアクセスアドレスに応答して、クロスバ
回路は記憶ユニットの対応するものに第１乃至第ｐのア
クセスアドレスを第１乃至第ｐのポートを介して供給す
る。その結果、記憶ユニットの対応するものは、同時に
、第１乃至第ｐのアクセスアドレスによってアクセスさ
れる。

〔発明が解決しようとする課題〕

さて、クロスバ回路かＬＳＩ（大規模集回路）を用いて
構成された場合に注意を向けよう。ＬＳＩに形成できる
入出力ピンの和は、この技術分野で知られているように
、予め定められた最大値に制限される。ＬＳＩを用いて
クロスバ回路を形成する際に必要な数は、ポートの数と
アクセスアドレスの数の総和に正比例して増加する。ア
クセスアドレス生成回路が、上述したように、ポートの
数に等しいアクセスアドレスを生成するので、入力及び
出力ピンの数の総和は、入力ピンの数の２倍である。ア
クセスアドレスの各々は、例えば、３０ビツトである。

この場合、入力及び出力ピンの数の総和は、莫大に増加
する。多数のピンに関するそのような問題に対処するた
めには、入力及び出力ピンの数に対応するという目的の
ためたけで、ＬＳＩの数を増加する必要がある。

従って、本発明の課題は、多数の入出力ＬＳＩピンが必
要であるときでさえ、少ない数のＬＳＩによって構成す
ることかできる記憶アクセス制御装置を提供することに
ある。

本発明の他の目的は説明が進むにつれて明らかになろう
。

〔課題を解決するための手段〕

本発明が適用される記憶アクセス制御装置は、第１乃至
第（２×ｍ）の記憶ユニット（ここで、ｒｎは１より大
きい整数を表す。）と、前記第１乃至前記第（２×ｍ）
の記憶ユニットにそれぞれ接続された第１乃至第（２×
ｍ）のボートとを有する記憶装置に組合わされて使用さ
れる。前記第１乃至前記第（２×ｍ）の記憶ユニ・ソト
の各々には、前記第１乃至前記第（２×ｍ）の記憶ユニ
・ソトに関して連続して増加する記憶アドレスのうちの
少なくとも１つのが割当てられている。前記記憶アクセ
ス制御装置は、前記記憶アドレスの選択されたものを、
前記記憶アドレスの基本の１つを選択することによって
、かつ予め選択された距離か前記記憶アドレスの前記選
択されたものの２つの隣占うものの間に置かれた状態で
、アクセスするためのものである。前記記憶アクセス制
御装置は、前記記憶アドレスの前記基本の１つを、保持
された基本アドレスとして保持する基本アドレス保持手
段と、前記予め選択された距離を、保持された距離とし
て保持する距離保持手段とを含む。本発明によれば、前
記記憶アクセス制御装置は、（１）各々か、前記基本ア
ドレス保持手段及び前記距離保持手段に接続され、前記
保持された基本アドレスと前記保持された距離とに応答
して、演算結果（Ｂ＋ｎＤ）を生成する第１乃至第ｍの
演算手段（ここて、Ｂ及びＤはぞれそれ前記保持された
基本アドレス及び前記保持された距離を表し、ｎは第１
乃至第ｍの値の１つを表し、前記第１乃至前記第ｍの値
はそれぞれ“０”、“１“２・・・、及びｍ−１”に等
しい）と；　（２）前記値が前もって与えられ、前記第
１乃至前記第ｍの演算手段に接続され、分配制御信号に
応答して、前記第１乃至前記第ｍの値を前記第１乃至前
記第ｍの演算手段に分配する値分配手段と：　（３）前
記基本アドレス保持手段、前記距離保持手段、及び前記
値分配手段に接続され、前記保持された基本アドレス及
び前記保持された距離に応答して、前記分配制御信号を
生成する分配制御信号生成手段と；　（４）前記第１乃
至前記第ｍの演算手段と前記第１乃至前記第（２×ｍ）
のボートとに接続され、前記第１乃至前記第ｍの演算手
段の演算結果を前記第１乃至前記第（２×ｍ）のポート
へ前記記憶アドレスの前記選択されたものとして分配す
る演算結果分配手段とを有する。

〔実施例〕

先ず、第１４図を参照して、従来の記憶アクセス制御装
置２０について本発明のより良き理解のために説明する
。従来の記憶アクセス制御装置２０は、本明細書の前書
きに述べられた記憶アクセス制御装置と等価である。

本明細書の前書きに述べたように、従来の記憶アクセス
制御装置２０は、第１乃至第ｐの記憶ユニット（図示せ
ず）を有する記憶装置２１との組合わせで使用するため
のもので、記憶ユニットの各々には、記憶ユニットに関
して連続的に増加する記憶アドレスの少なくとも１つが
割当てられている。記憶装置２１は、更に、上記第１乃
至第ｐの記憶ユニットにそれぞれ接続された第１乃至第
ｐのポートを有する。図示された例においては、記憶装
置２１は第１乃至第８のポーｈ　２２−１　。

及び２２−８を有する。従って、記憶ユニットの数は８
に等しい。記憶アクセス制御装置２０は、記憶アドレス
の基本のもの（ベース）Ｂを選択することによって予め
選択された距離りて記憶アドレスの選択された複数のも
のをアクセスするためのものである。

記憶アクセス制御装置２０は、記憶アドレスのベースＢ
を、保持された基本アドレスＢとして保持するためのベ
ースアドレスレジスタ２３と、予め選択された距離りを
、保持された距離りとして保持する距離レジスタ２４と
を有する。ベースアドレスレジスタ２３にはＢＲが付さ
れ、距離レジスタ２４にはＤＲが付されている。図示の
記憶アクセス制御装置２０は、さらに、第１乃至第７の
演算回路２５−１．・・・、及び２５−７と、第１乃至
第８のアクセスアドレスレジスタ２６−１．・・及び２
６−８とを有する。第１のアクセスアドレスレジスタ２
６−１は、ベースアドレスレジスタ２３に接続され、保
持されたベースアドレスＢを第１のアクセスアドレスと
して保持する。

第１乃至第４の演算回路２５−１．・・、及び２５−４
の各々は、ベースアドレスレジスタ２３と距離レジスタ
２４に接続されている。保持されたベースアドレスＢと
保持された距離りに応答して、第１乃至第４の演算回路
２５−１〜２５−４は、それぞれ、第１乃至第４の生成
されたアドレス（Ｂ十Ｄ）、（Ｂ＋２Ｄ）、（Ｂ＋３Ｄ
）、及び（Ｂ＋４Ｄ）を生成する。第５乃至第７の演算
回路２５−５〜２５−７の各々は、第４の演算回路２５
−４と距離レジスタ２４に接続されている。

第４の生成されたアドレス（Ｂ　＋４　Ｄ）と保持され
た距離りに応答して、第５乃至第７の演算回路２５−５
〜２５−７は、それぞれ第５乃至第７の生成されたアド
レス（Ｂ＋５Ｄ）、（Ｂ＋６Ｄ）。

及び（Ｂ＋７Ｄ）を生成する。

第２乃至第８のアクセスアドレスレジスタ２６−２、・
・・、及び２６−８は、それぞれ、第１乃至第７の演算
回路２５−１〜２５−７に接続されている。第１乃至第
７の生成されたアドレス（Ｂ＋Ｄ）、　　（Ｂ＋２Ｄ）
、　　（Ｂ＋３Ｄ）、　　（Ｂ＋４Ｄ）（Ｂ＋５Ｄ）、
（Ｂ＋６Ｄ）、及び（Ｂ　＋　７　Ｄ）は、それぞれ、
第２乃至第８のアクセスアドレスレジスタ２６−２〜２
６−８に、第２乃至第８のアクセスアドレスとして保持
されれる。従って、第１乃至第７の演算回路２５（添字
を省略）と第１乃至第８のアクセスアドレスレジスタ２
６（添字を省略）との組合わせは、本明細書の前書きで
述べられたアクセスアドレス生成回路として働く。

クロスバ回路２７は、第１乃至第８のアクセスアドレス
レジスタ２６と第１乃至第８のポート２２（添字を省略
）とに接続され、第１乃至第８のアクセスアドレス（Ｂ
）、（Ｂ＋Ｄ）、（Ｂ＋２Ｄ）、（Ｂ＋３Ｄ）、（Ｂ＋
４Ｄ）、（Ｂ＋５Ｄ）、（Ｂ＋６Ｄ）、及び（Ｂ　＋　
７　Ｄ）の各々を第１乃至第８のポート２２の１つに供
給する。

第１乃至第８のポート２２のこの１つは、考慮中のアク
セスアドレスによってアクセスされるべき記憶ユニット
の１つに対応している。

クロスバ回路２７がＬＳＩを用いて構成されるとき、Ｌ
ＳＩの数は、本明細書の前書きで述べたように、入出力
ＬＳＩピンの数に対処する目的の１　ま ためだけで増加されなければならない。

第１図を参照すると、本発明の好ましい実施例による記
憶アクセス制御装置３０も、また、記憶装置２１との組
合わせで使用される。記憶装置２１は、第１乃至第ｑの
記憶ユニットと、この第１乃至’１４ｑの記憶ユニット
にそれぞれ接続された第１乃至第ｑのポートとを有する
。ここで、ｑは（２×ｍ）に等しく、その内のｍは１よ
り大きい整数である。図示の記憶装置２１において、ｑ
及びｍは、それぞれ、８及び４に等しい。もっと詳細に
述べると、図示の記憶装置２１は、第１乃至第８のポー
ト２２−１〜２２−８にそれぞれ接続された第１乃至第
８の記憶ユニット３１−１．・・・及び３１−８を有す
る。記憶ユニット（添字を省略）の各々は、また、この
技術分野で記憶モジュールと呼ばれる。

記憶装置２１は１２８個のバンクを有する。バンクの各
々には、記憶アドレス＃’Ｏ，＃１．・・・及び＃１２
７の１つが割当てられている。第１の記憶ユニット３１
−１は、記憶アドレス＃０．＃８、・・・、及び＃１２
０の１６バンクから成る。第１の記憶ユニット３１−１
のバンクは第１のポ）２２−１に共通に接続されている
。第２の記憶ユニット３１−２は、記憶アドレス＃１．
＃９゜・・・、及び＃１２１の１６バンクから成る。同
様に、第８の記憶ユニット３１−８は、記憶アドレス＃
７、＃１５．・・・、及び＃１２７の１６バンクから成
る。従って、記憶ユニット３１の各々には、第１乃至第
８の記憶ユニット３１−１〜３１−８に関して連続的に
増加する記憶アドレスの少なくとも１つのが割当てられ
ている。

第１４図に示された記憶アクセス制御装置２０のように
、記憶アクセス制御装置３０は、記憶アドレスの選択さ
れた複数のものを、記憶アドレスの中のベース記憶アド
レスＢを選択することによって、かつ、予め選択された
距離りが記憶アドレスの前記選択された複数のものうち
の２つの隣合うものの間に置かれた状態で、アクセスす
るためのものである。記憶アクセス制御装置３０が外部
装置（図示せず）から記憶アクセスリクエスト信号を受
けたとき、ベース記憶アドレスＢと選択された距Ｍ、Ｄ
は、ベースアドレスレジスタ２３及び距離レジスタ２４
に、それぞれ、保持されたベスアドレスＢ及び保持され
た距離りとして保持される。

アクセスアドレス生成回路３２は、ベースアドレスレジ
スタ２３及び距離レジスタ２４に接続線３３及び３４を
介して接続されている。アクセスアドレス生成回路３２
は、第１乃至第ｍの演算回路を有する。図示の例におい
て、アクセスアドレス生成回路３２は、第１乃至第４の
演算回路３５１、・・、及び３５−４を有し、それらの
各々にはＡＣか付されている。

後に図示するように、演算回路３５（添字を省略）の各
々は、ベースアドレスレジスタ２３及び距離レジスタ２
４に接続されている。保持されたベースアドレスＢ及び
保持された距離りに応答して、演算回路３５の各々は、
演算結果（Ｂ　十ｎ　Ｄ）を生成する。ここで、ｎは第
１乃至第ｍの値の１つを表す。第１乃至第ｍの値は、そ
れぞれ“０”“１”、・・・、及び“ｒｎ−］”に等し
い。図示の記憶アクセス制御装置３０においては、ｍが
４に等しいので、ｎは、“０”、“１″、“２“　及び
“３”にそれぞれ等しい第１乃至第４の値のうちの１つ
を表す。

クロスバ回路３６は、前もって第１乃至第４の値が与え
られ、第１乃至第４の接続線３７−１゜及び３７−４を
介して第１乃至第４の演算回路３５−１〜３５−４に接
続されている。クロスバ回路３６は、第１乃至第４の値
を分配制御信号（即ち、クロスバ制御信号）３８に応答
して、第１乃至第４の演算回路３５−１〜３５−４に分
配する。この観点から、クロスバ回路３６は値分配回路
と呼ばれる。

制御部３９は、接続線４０及び４］を介してベースアド
レスレジスタ２３及び距離レジスタ２４に接続され、ま
た、クロスバ回路３６に接続されている。保持されたベ
ースアドレス及び保持された距離に応答して、制御部３
９は分配制御信号３８を生成する。従って、制御部３９
は分配制御］　５ 信号生成回路と呼ばれる。分配制御信号３８は、説明が
進むにつれて明らかになるように、第１乃至第３の部分
制御信号を有する。

演算結果分配回路４３は、第１乃至第４の演算回路３５
−１〜３５−４と、第１乃至第８のポー１−２２−１〜
２２−８とに接続されている。′ａ算結果分配回路４３
は、第１乃至第４の演算回路３５−１〜３５−４の演算
結果を第１乃至第８のポート２２−１〜２２−８へ記憶
アドレスの前記選択された複数のものとして分配する。

第２図を参照すると、制御部３９は、接続線４０及び４
１を介してベースアドレス及び距離レジスタ２３及び２
４（第１図）に接続された加算器４３を有する。保持さ
れたベースアドレスＢにおいて、保持されたベースアド
レスＢが２進数表示で表されたとき、最下位ビット（即
ち、第０ビット）及び第１ビツトをそれぞれｂｘＯ及び
ｂｘｌで表すと仮定しよう。また、保持された距離りに
おいて、保持された距離りが２進数表示で表されたとき
、最下位ビット（即ち、第０ビツト）及び第１ビツトを
それぞれｄｘＯ及びｄｘｌで表すと仮定しよう。第１ビ
ツトは１つを除けば最下位ビットとなるビットである。

更に、保持されたベースアドレスＢの第０及び第１ビツ
トｂｘＯ及びｂｘｌの組合わせをＢＸによって表し、保
持された距離りの第Ｏ及び第１ビツトｄｘＯ及びｄｘｌ
の組合わせをＤＸによって表すとすれば、加算器４３は
接続線４０及び４１から組合わせＢＸ及びＤＸを受け、
（ＢＸ＋ＤＸ）によって表される加算結果を生成する。

更にまた、加算結果（ＢＸ十ＤＸ）の１つを除けば最下
位ビットであるところの第１ビツトを、ｘｌによって表
すとすれば、加算結果（ＢＸ＋ＤＸ）の第１ビツトｘ１
は、クロスバ回路３６へ第１の部分制御信号４２−１と
して送出される。

保持されたベースアドレスＢの第１ビツトｂｘＯは、ク
ロスバ回路３６へ第２の部分制御信号４２−２として送
出される。保持されたベースアドレスＢの第１ビツトｂ
ｘｌは、クロスバ回路３６へ第３の部分制御信号４２−
３として送出される。

第３図に移って、クロスバ回路３６は第１乃至第４のク
ロスバ４４−１．・・・、及び４４−４を有する。第１
のクロスバ４４−１は、第１及び第２の入力端子１１及
びＩ２と第１及び第２の出力端子０１及び０２を持つ。

第１のクロスバ４４−１の第１及び第２の入力端子１１
及びＩ２には、それぞれ、前もって第１及び第３の値“
０”及び“２“が与えられる。第１のクロスバ４４−１
は、第１の部分制御信号４２−１と、第１の部分制御信
号４２−１が第１のインバータ４５によって反転された
第１の反転された信号とを受ける。上述したように、第
１の部分制御信号４２−１は、加算器４３（第２図）の
加算結果（ＢＸ＋ＤＸ）の第１ビツトｘ１を表す。第１
のクロスバ４４−１は、第１の部分制御信号４２−１及
び第１の反転された信号に応答して、第１及び第３の値
“０“及び“２“をその第１及び第２の出力端子０１及
び０２に分配するために６個のナントゲート（参照番号
なし）を有する。

第２のクロスバ４４−２は、第２のクロスバ４４−２の
第１及び第２の入力端子１１及びＩ２に、それぞれ、前
もって第２及び第４の値“１”及び“３”が与えられる
こと、及び、第２のクロスバ４４−２が第２の部分制御
信号４２−２と、第２の部分制御信号４２−２が第２の
インバータ４６によって反転された第２の反転された信
号とを受けることを除いて、第１のクロスバ４４−１と
同様である。第２のクロスバ４４−２は、第２の部分制
御信号４２−２及び第２の反転された信号に応答して、
第２及び第４の値“１”及び“３”をその第１及び第２
の出力端子０１及び０２に分配する。第２の部分制御信
号４２−２は保持されたベースアドレスＢの第０ビツト
ｂｘＯを表す。

第３のクロスバ４４−３は、第３のクロスバ４４−３の
第１及び第２の入力端子■１及びＩ２が、それぞれ、第
１及び第２のクロスバ４４−１及び４４−２の第１の出
力端子０１に接続されること、及び、第３のクロスバ４
４−３が第３の部分制御信号４２−３と、第３の部分制
御信号４２−３が第３のインバータ４７によって反転さ
れた第３の反転された信号とを受けることを除いて、第
１のクロスバ４４−１と同様である。第３のクロス／＜
４４−３は保持されたベースアドレスＢの第１ビツトｂ
ｘｌを表す。第３のクロスバ４４３は、それぞれ、第１
及び第２の接続線３７−１及び３７−２を介して第１及
び第２の演算回路３５−１及び３５−２　（第１図）に
接続された第１及び第２の出力端子０１及び０２を持つ
。

第４のクロスバ４４−４は鵠第４のクロスバ４４−４の
第１及び第２の入力端子１１及びＩ２が、それぞれ、第
１及び第２のクロスバ４４−１及び４４−２の第２の出
力端子０２に接続されていることを除いて、第３のクロ
スバ４４−３と同様である。第４のクロスバ４４−４は
、それぞれ、第３及び第４の接続線３７−３及び３７−
４を介して第３及び第４の演算回路３５−３及び３５４
（第１図）に接続された第１及び第２の出力端子０１及
び０２を持つ。

第４図に移って、第１乃至第４のクロスバ４４（添字を
省略）の各々の、考慮中のクロスバ４４が論理“１”レ
ベルをもつ部分制御信号４２（第３図）を受けたときの
、動作について説明する。

この場合、クロスバ４４は、交差する破線で示されるよ
うに、第１及び第２の入力端子１１及びＩ２を、それぞ
れ、第２及び第１の出力端子ｏ２及び０１に接続する。

換言すれば、クロスバ４４は、第１及び第２の入力端子
１１及びＩ２と第１及び第２の出力端子０１及びｏ２と
を交差して接続する。

第５図に移って、考慮中のクロスバ４４が論理“０“レ
ベルをもつ部分制御信号４２を受けたときの、クロスバ
４４の各々の動作について説明する。この場合、クロス
バ４４は、平行な破線で示されるように、第１及び第２
の入力端子１１及びＩ２を、それぞれ、第１及び第２の
出力端子ｏ１及び０２に接続する。換言すれば、クロス
バ４４は、第１及び第２の入力端子１１及びＩ２と第１
及び第２の出力端子０１及び０２とを直接接続する。

この結果、第３図に示されたクロスバ回路３６は、第６
図に示される様に、第１乃至第３の部分制御信号４２−
１〜４２−３に従って、第１乃至第４の値″０“、“、
“２”、及び“３″を、第１乃至第４の接続線３７−１
〜３７−４へ分配する。

第７図を参照して、アクセスアドレス生成回路３２につ
いて説明する。第１図を参照して上述したように、アク
セスアドレス生成回路３２は第１乃至第４の演算回路３
５−１〜３５−４を有する。

第１の演算回路３５−１に注意を向けよう。第１の演算
回路３５−１は、ＤＣと付され、第１の接続線３７−１
に接続されたデコーダ４つを有する。ＡＵと付された演
算ユニット５０は第１及び第２の信号線５１及び５２を
介してデコーダ４９に接続され、保持されたベースアド
レスＢ及び保持された距ｌ＃Ｄか、それぞれ、供給され
る接続線３３及び３４を介して、レジスタ２３及び２４
（第１図）に接続されている。

デコーダ４つは、第１の接続線３７−１を介して、第１
乃至第４の値“０“、“１”、“２”及び“３“の１つ
を受け、その値の１つを第１及び第２のビット信号から
なるデコードされた信号にデコードする。デコーダ４９
が第１の値゛″０”を受けたとき、デコードされた信号
の第１及び第２のビット信号は共通に論理“０”レベル
を持つ。

第２の値“１”は、それぞれ、論理“１”レベル及び論
理“Ｏ”レベルを持つ第１及び第２のビット信号にデコ
ードされる。同様に、第３の値“２”は、それぞれ、論
理“０”レベル及び論理“１“レベルを持つ第１及び第
２のビット信号にデコードされる。第４の値“３”を受
けたとき、第１及び第２のビット信号は共通に論理“１
”レベルを持つ。

第１及び第２のビット信号は、それぞれ、第１及び第２
の信号線５１及び５２に供給される。論理“１”レベル
の第１のビット信号は第１のイネプル信号と呼ばれ、論
理“１”レベルの第２のビット信号は第２のイネーブル
信号と呼ばれる。

演算ユニット５０が第１のイネーブル信号と第２のイネ
ーブル信号のどちらも受けないとき、保持されたベース
アドレスＢは、第１の演算回路３５−１の第１の出力線
５３−１へ第１の演算回路３５−１の演算結果として送
出される。演算ユニット５０か第１及び第２のイネーブ
ル信号の中の第１のイネーブル信号のみをうけたとき、
演算ユニット５０は、保持されたベースアドレスＢと保
持された距離りとを加算し、第１の出力線５３−１へ供
給される演算結果として、加算結果（Ｂ＋Ｄ）を生成す
る。第１及び第２のイネーブル信号の中の第２のイネー
ブル信号のみをうけたとき、演算ユニット５０は、保持
されたベースアドレスＢと、保持された距離りの２倍と
を加算し、第１の出力線５３−１へ供給される演算結果
として、他の加算結果（Ｂ＋２Ｄ）を生成する。第１及
び第２のイネーブル信号を受けたとき、演算ユニツ）５
０は、保持されたベースアドレスＢと、保持された距離
りと、保持された距離りの２倍とを加算し、第１の出力
線５３−１へ供給される演算結果として、さらに他の加
算結果（Ｂ＋３Ｄ）を生成する。

第１の演算回路３５−１と同様に、第２乃至第４の演算
回路３５−２〜３５−４の各々は、デコダ４９と演算回
路５０（同じ参照符号４９及び５０が使用される。）と
ををする。第２乃至第４の演算回路３５−２〜３５−４
の各々は、第２乃至第４の演算回路３５−２〜３５−４
のデコーダ４９が、それぞれ、第２乃至第４の接続線３
７２〜３７−４に接続されること、第２乃至第４の演算
回路３５−２〜３５−４の演算ユニット５０によって生
成された演算結果が、それぞれ、第２乃至第４の演算回
路３５−２〜３５−４の第２乃至第４の出力線５３−２
．・・・、及び５３−４に供給されることを除いて、第
１の演算回路３５−１と同様である。

第１乃至第８のセレクタ５４−１．・・・、及び５４−
８には、共通にＳＥが付されている。第１のセレクタグ
ループは第１乃至第４のセレクタ５４−１〜及び５４−
４から構成され、第２のセレクタグループは第５乃至第
８のセレクタ５４５〜及び５４−８から構成される。第
１乃至第４のセレクタ５４−１〜及び５４−４の各々は
、第１及び第２の演算回路３５−１及び３５−２の第１
及び第２の出力線５３−１及び５３−２に接続され、第
５乃至第８のセレクタ５４−５〜及び５４−８の各々は
、第３及び第４の演算回路３５３及び３５−４の第３及
び第４の出力線５３３及び５３−４に接続される。

第１乃至第４のセレクタ５４−１〜及び５４４の各々に
、セレクタイネーブル信号５５が供給されたとき、問題
のセレクタは、選択された結果として、第１及び第２の
演算回路３５−１及び３５−２の第１及び第２の出力線
５３−１及び５３−２から受信される演算結果の１つを
、選択する。考慮中のセレクタの選択された結果は、第
１及び第２の演算回路３５−１及び３５−２の第１及び
第２の出力線５３−１及び５３−２の１つを指示する指
示信号５６によって決定される。

同様に、第５乃至第８のセレクタ５４−５〜及び５４−
８の各々は、他のセレクタイネーブル信号５７及び他の
指示信号５８に応答して、他の選択された結果として、
第３及び第４の演算回路３５−３及び３５−４の第３及
び第４の出力線５３−３及び５３−４から受信される演
算結果の１つを、選択する。他の指示信号５８は、第３
及び第４の演算回路３５−３及び３５−４の第３及び第
４の出力線５３−３及び５３−４の１つを指示する。

フリップフロップ回路５９にはＦＦがイ」されている。

記憶装置２１（第１図）の各バンクは１ワドのデータ要
素を記憶できると仮定しよう。論理“０”レベルのフラ
グは、第１の場合に命令制御部によってフリップフロッ
プ回路５９にセットされる。ここで、第１の場合とは、
記憶アクセス制御装置３０（第１図）が、１ワードの各
データ要素を記憶アドレスの前記選択された複数のもの
のバンクの各々から／に、読み出す／書き込むために、
記憶装置２１をアクセスする場合をいう。

第１の場合は、従って、この技術分野で、シングルワー
ドアクセスと呼ばれる。論理“１”レベルの他のフラグ
は、第２の場合にフリップフロップ回路５９にセットさ
れる。ここで、第２の場合とは、記憶アクセス制御装置
３０が、２ワードの各データ要素を記憶装置２１から／
に、読み出す／書き込むために、記憶装置２１をアクセ
スする場合をいう。第２の場合は、従って、この技術分
野で、ダブルワードアクセスと呼ばれる。

第１及び第２の制御回路６１及び６２の各々は接続線６
３を介してフリップフロップ回路５９に接続される。第
１の制御回路６１に注意を向けよう。第１の制御回路６
１は、また、第１乃至第２の接続線６４−１及び６４−
２を介して第１の演算回路３５−１に接続されている。

第１の制御回路６１は、さらにまた、第３乃至第４の接
続線６４−３及び６４−４を介して第２の演算回路３５
−２に接続されている。

第１の演算回路３５−１の演算ユニット５０の演算結果
において、最下位ビット（即ち、第０ビツト）及び第２
ビツトを、それぞれ、ＡＩ　（０）及びＡＩ　（２）に
よって表し、かつ、第２の演算回路３５−２の演算ユニ
ット５ｏの演算結果において、最下位ビット（即ち、第
０ビツト）及び第２ビツトを、それぞれ、Ａ２　（０）
及びＡ２　（２）によって表すと仮定しよう。第２ビツ
トＡＩ　（２）又はＡ２　（２）は２つを除けば最下位
ビットであることに注意された−い。

第１の制御回路６１には、第１及び第２の接続線６４−
１及び６４−２を介して、第１の演算回路３５−１の演
算結果の第０及び第２ビツトＡ１（０）及びＡＩ　（２
）が供給される。第１の制御回路６１には、また、第３
及び第４の接続線６４−３及び６４−４を介して、第２
の演算回路３５２の演算結果の第Ｏ及び第２ビツトＡ２
　（０）及びＡ２　（２）が供給される。第０及び第２
ビツトＡｌ　（０）及びＡｌ　（２）と第０及び第２ビ
ツトＡ２　（０）及びＡ２　（２）に従って、かつフリ
ップフロップ回路５９にセットされたフラグを参照して
、第１の制御回路６１はイネーブル信号５５と指示信号
５６の組合わせを生成し、説明が進むにつれて明らかに
なるような方法で、第１乃土弟４のセレクタ５４−１〜
５４−４へ選択的にイネーブル及び指示信号５５及び５
６の組合わせを送出する。

第２の制御回路６２に注意を向けよう。第２の制御回路
６２は、第１及び第２の接続線６６−１及び６６−２を
介して第３の演算回路３５−３の演算ユニット５０に接
続されている。第２の制御回路６２は、さらに、第３及
び第４の接続線６６３及び６６−４を介して第４の演算
回路３５４の演算ユニット５０に接続されている。

第３の演算回路３５−３の演算ユニット５０の演算結果
において、最下位ビット（即ち、第０ビツト）及び第２
ビツトを、それぞれ、Ａ３　（０）及びＡ３　（２）に
よって表し、かつ、第４の演算回路３５−４の演算ユニ
ット５０の演算結果において、最下位ビット（即ち、第
０ビツト）及び第２ビツトを、それぞれ、Ａ４　（０）
及びＡ４　（２）によって表すと仮定しよう。第２ビツ
トは２つを除けば最下位ビットである。

第２の制御回路６２には、第１及び第２の接続線６６−
１及び６６−２を介して、第３の演算回路３５−３の演
算結果の第０及び第２ピツ）Ａ３（０）及びＡ３　（２
）が供給される。第２の制御回路６２には、また、第３
及び第４の接続線６６３及び６６−４を介して、第４の
演算回路３５４の演算結果の第Ｏ及び第２ピツ）Ａ４　
（０）及びＡ４　（２）が供給される。第０及び第２ピ
ッ１−Ａ３　（０）及びＡ３　（２）と第０及び第２ピ
ッ１−Ａ４　（０）及びＡ４　（２）に従って、がっフ
リップフロップ回路５９にセットされたフラグを参照し
て、第２の制御回路６２はイネーブル信号５７と指示信
号５８の組合わせを生成し、説明が進むにつれて明らか
になるような方法で、第５乃至第８のセレクタ５４−５
〜５４−８へ選択的にイネーブル及び指示信号５７及び
５８の組合わせを送出する。

第１乃至第８のアクセスアドレスレジスタ６７１、・・
・、及び６７−８は、共通にＡＲを付されており、それ
ぞれ、第１乃至第８のセレクタ５４１〜５４−８に接続
されている。アクセスアトレスレジスタ６７（添字を省
略）の各々は、選択された結果をアクセスアドレスとし
て保持する。

第１及び第２のアクセスアドレスレジスタ６７１及び６
７−２は、それぞれ、第１及び第２のポート２２−１及
び２２−２に接続されている。

第３及び第４のアクセスアドレスレジスタ６７３及び６
７−４は、それぞれ、第５及び第６のポー１２２−５及
び２２−６に接続されている。第５、第６．第７．及び
第８のアクセスアドレスレジスタ６７−５．６７−６．
６７−７、及び６７８は、それぞれ、第３．第４．第７
　及び第８のポート２２−３．２２’−４，２２−７，
及び２２−８に接続されている。

例えば、第７図に示すアクセスアドレスレジスタ５４−
１〜５４−４又は５４−５〜５４−８のような４つのア
クセスアドレスレジスタ（一般的な表示として、ＲＧΩ
０〜ＲＧρ３）と、これらのアクセスアドレスレジスタ
に対応するポート２２−１．２２−２．２２−５．２２
−６又は２２−３．２２−４．２２−７．２２−８のよ
うな対応する４つのポートとの接触は、全レジスタ数ｓ
　（ｓ＝２’　、に＝２．３，４．−）個の場合、アク
セスアドレスレジスタＲＧΩ０〜ＲＧΩ３に対応する４
つのポートは、ｔ、（ｔ＋１）。

（ｓ／２＋ｔ）、（ｓ／２＋ｔ＋１）（ｔ：Ｑ。

２．４．６，８．・・・、ｓ／４）番のポートが接続さ
れる。

アクセスアドレスレジスタ６７のアクセスアドレスは、
記憶装置２１に、ポート２２を介して、記憶アドレスの
前記選択された複数のものとして、供給される。第１及
び第２の制御回路６］及び６２、セレクタ５４−１〜５
４−８．及びアクセスアドレスレジスタ６７−１〜６７
−８の組合わせは、第１図を参照して説明された演算結
果分配回路４３として働く。

第８図に移って、第１の制御回路６１は、第１乃至第５
のインバータ７０−１、・・・、及び７゜５を有する。

第１乃至第４のインバータ７ｏ−１〜７０−４は第１乃
至第４の接続線６４−１〜６４−４にそれぞれ接続され
ている。第５のインバータフ０−５は接続線６３に接続
されている。

図示されているように、第１乃至第６のナントゲート７
１−１、・・・、及び７１−６からなる第１の組み合わ
せが、第１、第２、及び第５のインノ（−夕７０−１．
７０−２、及び７０−５と、接続線６４−１．６４−２
、及び６３とに接続されている。第１乃至第６のナント
ゲート７２−１、・・・及び７２−６からなる第２の組
み合わせが、第３、第４、及び第５のインバータ７０−
３．７０−４、及び７０−５と、接続線６４−３．６４
−４、及び６３とに接続されている。第１乃至第４のナ
ントゲート７３−１、・・・、及び７３−４からなる第
３の組み合わせが、ナントゲート７１−１〜７１６の第
１の組み合わせに接続されている。第１乃至第４のナン
トゲート７４−１、・・・、及び７３−４からなる第４
の組み合わせが、ナントゲート７２−１〜７２−６から
なる第２の組み合わせに接続されている。

ナントゲート７３−１〜７３−４は、セレクタイネーブ
ル信号５５を第１乃至第４のセレクタ５４−１〜５４−
４にそれぞれ送出するために、第１乃至第４のセレクタ
５４−１〜５４−４にそれぞれ接続されている。ナント
ゲート７４−１〜７４−４は、指示信号５６を第１乃至
第４のセレクタ５４−１〜５４−４にそれぞ゛れ送出す
るために、第１乃至第４のセレクタ５４−１〜５４−４
にそれぞれ接続されている。

第７図に戻って、第１の演算回路３５−１の演算結果は
、第１の制御回路６１の制御下でセレクタ５４−１〜５
４−４の１つあるいは２つの活性化された（イネーブル
にされた）セレクタによって選択され、第１の演算回路
３５−１の演算結果を記憶装置２１に送出する。活性化
されたセレクタとは、セレクタ５４−１〜５４−４のう
ち、第１の制御回路６１によって生成されたセレクタイ
ネーブル信号５５によって活性化されたものをいう。第
１の制御回路６１は、フリップフロップ回路５９にセッ
トされたフラグと、第１の演算回路３５−１の演算結果
の第Ｏ及び第２のピッ）Ａｌ（０）及びＡＩ　（２）と
によって条件が定められて、第９図に示されたように、
セレクタ５４−１〜５４−４をして、第１の演算回路３
５−１の演算結果を記憶装置２１に送出させる。第９図
において、Ｘは“０”か“１“のどちらかを示す。

第２の演算回路３５−２の演算結果に関して、第２の演
算回路３５−２の演算結果が記憶装置２１に送出される
条件が第１０図に示されている。

第１１図に移って、第２の制御回路６２は以下のことを
除いて、第１の制御回路６１と同様である。第２の制御
回路６２においては、第１乃至第４のインバータ７０−
１〜７０−４が第１乃至第４の接続線６６−１〜６６−
４にそれぞれ接続されている。第１乃至第６のナンドゲ
ー）７１−１〜７１−６からなる第１の組み合わせが、
接続線６６−１及び６６−２に接続されている。第１乃
至第６のナントゲート７２−１〜７２−６からなる第２
の組み合わせが、接続線６６−３及び６６４に接続され
ている。

ナンドゲー）７３−１〜７３−４は、セレクタイネーブ
ル信号５７を第５乃至第８のセレクタ５４−５〜５４−
８にそれぞれ送出するために、第５乃至第８のセレクタ
５４−５〜５４−８にそれぞれ接続されている。ナント
ゲート７４−１〜７４−４は、指示信号５８を第５乃至
第８のセレクタ５４−５〜５４−８にそれぞれ送出する
ために、第５乃至第８のセレクタ５４−５〜５４−８に
それぞれ接続されている。

第７図に戻って、第３の演算回路３５−３の演算結果は
、第２の制御回路６２の制御下でセレクタ５４−５〜５
４−８の１つあるいは２つの活性化されたセレクタによ
って選択され、第３の演算回路３５−３の演算結果を記
憶装置２１に送出する。活性化されたセレクタとは、セ
レクタ５４−５〜５４−８のうち、第２の制御回路６２
によって生成されたセレクタイネーブル信号５７によっ
て活性化されたものをいう。第２の制御回路６２は、フ
リップフロップ回路５９にセットされたフラグと、第３
の演算回路３５−３の演算結果の第０及び第２のビット
Ａ３　（０）及びＡ３　（２）とによって条件が定めら
れて、第１２図に示されたように、セレクタ５４−５〜
５４−８をして、第３の演算回路３５−３の演算結果を
記憶装置２１に送出させる。

第４の演算回路３５−４の演算結果に関して、第４の演
算回路３５−４の演算結果が記憶装置２１に送出される
条件か第１３図に示されている。

第１図を参照して、ベース記憶アドレス“２”及び予め
選択された距離“１”　（即ち、単位距離）がベース記
憶レジスタ２３及び距離レジスタ２４に、保持されたベ
ースアドレス及び保持された距離としてそれぞれ保持さ
れた時の記憶アクセス制御装置の動作を説明する。保持
されたベースアドレスは、２進数表示の“］０”で表さ
れ、保持された距離は、２進数表示の“０１”で表され
る。

それ故、保持されたベースアドレスの第１及び第０ピッ
Ｉ−ｂ　ｘ　］及びｂｘＯは、１“及び０”にそれぞれ
等しい。保持された距離の第１及び第０ビットｄ　ｘ　
１及びｄｘＯは、″０”及び“１”にそれぞれ等しい。

第１及び第０ビツトｂｘｌ及びｂｘｏの組み合わせＢＸ
及び第１及び第０ビットｄ　ｘ　１及びｄｘｏの組み合
わせＤＸは、制御部３９に供給される。

第１図及び第２図を参照して、制御部３つの加算器４３
は、組み合わせＢＸ及びＤＸを受け、２進数表示の１１
”で表された加算結果（ＢＸ十ＤＸ）を出力する。それ
故、加算結果の第１ビツトｘｌは“１″に等しく、クロ
スバ回路３６に第１の部分制御信号４２−１として送出
される。制御部３９は、“０”に等しい第０ビツトｂｘ
Ｏを、クロスバ回路３６に第２の部分制御信号４２−２
として送出する。同時に、制御部３９は、“１”に等し
い第１ビツトｂｘｌを、クロスバ回路３６に第３の部分
制御信号４２−３として送出する。

第３図及び第６図を参照して、クロスバ回路３６か、“
１”Ｏ”、及び“１”をそれぞれ持つ第１乃至第３の部
分制御信号４２−１〜４２３を受けると、値“２”　　
°゛３”０″、及び“１”か、第１乃至第４の接続線３
７−１〜３７−４にそれぞれ送出される。

第１図及び第７図を参照して、アクセスアドレス生成回
路３２を説明する。第１の演算回路３５１に注意を向け
よう。デコーダ４９は第１の接続線３７−１を介して、
値“２“を受けるのでデコーダ４９は、第２のイネーブ
ル信号のみを第２の接続線５２を介して演算ユニット５
ｏに送出する。演算ユニット５０は、第１及び第２のイ
ネプル信号のうちの第２のイネーブル信号のみを受ける
と、“２″に等しい、保持されたベースアドレスＢと、
“１”に等しい、保持された距離りの２倍とを、−緒に
加算し、第１の出力線５３−１に供給されるところの第
１の加算結果“４”を生成する。第１の加算結果“４”
の第０及び第２ビツトＡＩ　（０）及びＡｌ　（２）は
、それぞれ、“０”及び“１”に等しく、第１及び第２
の接続線６４−１及び６４−２に供給される。

第２の演算回路３５−２に注意を向けよう。デコーダ４
９が第２の接続線３７−２を介して値“３”を供給され
ているので、演算ユニット５゜は第１及び第２の信号線
を介して第１及び第２のイネーブル信号を受ける。この
場合、演算ユニッ）５０は、“２”に等しい、保持され
たベースアドレスＢと、“１”に等しい、保持された距
離と、保持された距離“１”の２倍とを、−緒に加算し
、第２の出力線５３−２に供給されるところの第２の加
算結果“５”を生成する。第２の加算結果“５Ｈの第Ｏ
及び第２ビツトＡ２　（０）及びＡ２（２）は、それぞ
れ、“１“及び“１”に等しく、第３及び第４の接続線
６４−３及び６４−４に供給される。

第３の演算回路３５−３は、第３の接続線３７３を介し
て値“０”を供給されているので、第３の演算回路３５
−３は、保持されたベースアドレスＢに等しい第３の加
算結果“２”を生成し、第３の加算結果を第３の出力線
５３−３に供給する。第３の加算結果“２“の第Ｏ及び
第２ビツトＡ３　（０）及びＡ３　（２）は、それぞれ
、“Ｏ″及び“０”に等しく、第１及び第２の接続線６
６１及び６６−２にそれぞれ供給される。

第４の演算回路３５−４は、第４の接続線３７４を介し
て値“１”を供給され、“２”に等しい、保持されたベ
ースアドレスＢと、“１”に等しい、保持された距離と
を、−緒に加算し、第４の出力線５３−４に供給される
ところの第４の加算結果“３”を生成する。第４の加算
結果“３″の第Ｏ及び第２ビツトＡ４　（０）及びＡ４
　（２）は、それぞれ、“１”及び“０”に等しく、第
３及び第４の接続線６６−３及び６６−４にそれぞれ供
給される。

第７図、第８図、第９図、及び第１０図を参照して、第
１の制御回路６１についての説明に移る。

論理“０”レベルのフラグがフリップフロップ回路５９
にセットされていると仮定しよう。即ち、記憶アクセス
制御装置３０（第１図）は前述したシングルワードアク
セスモードにおかれている。

第１の制御回路６１は、“０”に等しい、第０ビツトＡ
Ｐ（０）と、“１”に等しい、第２ビツトＡＩ　（２）
とに応答し、かつ、フラグ″０“を参照して、第１の出
力線５３−１の第１の加算結果“４”が第３のセレクタ
５４−３によって選択されるように、セレクタ５４−１
〜５４−４を制御する。その結果、第１の加算結果“４
”は、第５のポート２２−５を介して、記憶アドレス＃
４のバンクを持つ第５の記憶ユニット３１−５　（第１
図）に送出される。

また、第１の制御回路６１は、“１″に等しい、第０ビ
ツトＡ２（’Ｏ）と、“１”に等しい、第２ビツトＡ２
　（２）とに応答し、かつ、フラグＯ”を参照して、第
２の出力線５３−２の第２の加算結果“５”が第４のセ
レクタ５４−４によって選択されるように、セレクタ５
４−１〜５４−４を制御する。それ故、第２の加算結果
“５”は、第６のポー）２２−６を介して、記憶アドレ
ス＃５のバンクを持つ第６の記憶ユニット３１−６　（
第１図）に送出される。

第７図、第１１図、第１２図、及び第１３図を参照して
、第２の制御回路６２についての説明に移る。第２の制
御回路６２は、“０”に等しい、第０ビツトＡ３　（０
）と、“０″に等しい、第２ビツトＡ３　（２）とに応
答し、かつ、フラグＯ”を参照して、第３の出力線５３
−３の第３の加算結果“２”が第５のセレクタ５４−５
によって選択されるように、セレクタ５４−５〜５４−
８を制御する。その結果、第３の加算結果“２”は、第
３のポー１−２２−３を介して、記憶アドレス＃２のバ
ンクを持つ第３の記憶ユニット３ｌ−３（第１図）に送
出される。

また、第２の制御回路６２は、“１”に等しい、第０ビ
ツトＡ４　（０）と、“０”に等しい、第２ビツトＡ４
　（２）とに応答し、かつ、フラグ０“を参照して、第
４の出力線５３−４の第４の加算結果“３”が第６のセ
レクタ５４−６によって選択されるように、セレクタ５
４−５〜５４−８を制御する。その結果、第４の加算結
果“３”は、第４のポート２２−４を介して、記憶アド
レス＃３のバンクを持つ第６の記憶ユニット３ｌ−６（
第１図）に送出される。

このように、第１図の記憶アクセス制御装置３０は、−
マシンサイクルで、記憶装置２１の記憶アドレス＃４、
＃５、＃２、及び＃３をアクセスできる。前記−マシン
サイクルに続く次のマシンサイクルでは、前記命令制御
部によって、単位距離“１“が距離レジスタ２４に保持
された状態で、ベース記憶アドレス“６＃が新たにベー
スアドレスレジスタ２３に保持される。この場合、第１
乃至第４の演算回路３５−１〜３５−４は、第１乃至第
４の演算結果“８”９“６” 及び“７”をそれぞれ生成する。演算結果分配回路４３
によって、第１乃至第４の演算結果“８”“９″　　“
６″、及び“７″は、記憶アドレス＃８、＃９、＃６、
及び＃７を持つ第１、第２、第７、及び第８の記憶ユニ
ット３１−１．３１−２．３１−７、及び３１−８に、
それぞれ分配される。

〔発明の効果〕

以上説明したように本発明では、第１乃至第ｍ（ｍは１
より大きい整数を表す）のポートに対して、第１乃至第
ｍの演算手段を設ける。該演算手段の各々は、基本アド
レス保持手段及び距離保持手段内の、保持された基本ア
ドレスＢ及び保持された距離りに応答して、演算結果（
Ｂ　＋　ｎ　Ｄ）を生成する。ここで、ｎは第１乃至第
ｍの値の１つを表し、第１乃至第１１の値はそれぞれ“
０“°１”、・、及び“ｍ−１”に等しい。値分配手段
は、前記第１乃至前記第ｍの値を、第１乃至第ｍの演算
手段に、分配制御信号に応答して、分配する。分配制御
信号生成手段は、前記保持された基本アドレスＢ及び前
記保持された距離りを基にして、前記分配制御信号を生
成する。演算結果分配手段は、第１乃至第ｍの演算手段
の演算結果を第１乃至第（２×ｍ）のポートへ、記憶ユ
ニットの記憶アドレスのうちの選択されたアドレスとし
て分配する。

これにより、従来の、（２×ｍ）に等しいホト数分のア
ドレスを生成し、これら生成されたアドレスをクロスバ
回路により目的としたポートに供給する場合に比べ、演
算結果分配手段の構成を小さくすることができ、演算結
果分配手段をＬＳＩ化するのに必要な入出力ＬＳＩピン
を減らすことができ、演算結果分配手段を少ない数のＬ
ＳＩによって構成することかできる。演算手段の数も少
なくて済む。

また、値分配手段も、少ない数のＬＳＩによって構成す
ることができる。というのは、値分配手段は、前もって
与えられたｍ個の値を、ｍ個の演算手段に、分配制御信
号に応答して、分配するものであって、ｍ個の値の各々
をｍ個の演算手段の各々に与えるための接続線のビット
数は、各アドレスを伝えるための線のビット数に比べて
少なくて済むからである。ｍ個の値の各々をｍ個の演算
手段の各々に与えるための接続線のビット数は、ｍ個の
値のうちの最大値“ｍ−１”をあられすに表すのに必要
なビット数によって決まるが、各アドレスを伝えるため
の線のビット数は、記憶ユニットの数（２×ｍ）に各記
憶ユニット内のバンク数を乗じて得られた値（記憶装置
内の総バンク数）を表すのに必要な数によって決まる。

このように、本発明では、入出力ピン数を確保するため
だけの目的でＬＳＩ数を増やすという従来の記憶アクセ
ス制御装置の欠点を除去でき、記憶アクセス制御装置を
、少ない数のＬＳＩによって構成することができる。

【図面の簡単な説明】

第１図は記憶装置と共に本発明の一実施例により記憶ア
クセス制御装置を示すブロック図、第２図は第１図に示
された記憶アクセス制御装置の制御部のブロック図、第
３図は第１図に示された記憶アクセス制御装置のクロス
バ回路のブロック図、第４図は第３図に示されたクロス
バ回路のクロスバの動作を説明するために使用されるブ
ロック図、第５図は第３図に示されたクロスバ回路のク
ロスバの他の動作を説明するために使用される他のブロ
ック図、第６図は第３図に示されたクロスバ回路の動作
を説明するために使用される図、第７図は第１図に示さ
れた記憶アクセス制御装置のアクセスアドレス生成回路
のブロック図、第８図は第７図に示されたアクセスアド
レス生成回路の第１の制御回路のブロック図、第９図は
第８図に示された第１の制御回路の動作を説明するため
に使用される図、第１０図は第８図に示された第１の制
御回路の他の動作を説明するために使用される他の図、
第１１図は第７図に示されたアクセスアドレス生成回路
の第２の制御回路のブロック図、第１２図は第１１図に
示された第２の制御回路の動作を説明するために使用さ
れる図、第１３図は第１１図に示された第２の制御回路
の他の動作を説明するために使用される他の図、第１４
図は記憶装置に接続された従来の記憶アクセス制御装置
を示すブロック図である。 ２１・・・記憶装置、２２−１〜２２−８・・・ポート
、２３・・・ベースアドレスレジスタ、２４・・・距離
レジスタ、３０・・・記憶アクセス制御装置、３１−１
〜３１−８・・・記憶ユニット、３２・・・アクセスア
ドレス生成回路、３５−１〜３５−４・・・演算回路、
３６・・・クロスバ回路、３９・・・制御部、４３・・
・演算結果分配回路。 ３７−１ノ

Claims (1)

1. 【特許請求の範囲】 １、第１乃至第（２×ｍ）の記憶ユニット（ここで、ｍ
   は１より大きい整数を表す）と、前記第１乃至前記第（
   ２×ｍ）の記憶ユニットにそれぞれ接続された第１乃至
   第（２×ｍ）のポートとを有する記憶装置に組合わされ
   て使用される記憶アクセス制御装置であって、前記第１
   乃至前記第（２×ｍ）の記憶ユニットの各々には、前記
   第１乃至前記第（２×ｍ）の記憶ユニットに関して連続
   して増加する記憶アドレスのうちの少なくとも１つが割
   当てられており、前記記憶アクセス制御装置は、前記記
   憶アドレスの選択された複数のものを、前記記憶アドレ
   スのうちの基本の１つを選択することによって、かつ予
   め選択された距離が前記記憶アドレスの前記選択された
   複数のものの２つの隣合うものの間に置かれた状態で、
   アクセスするためのものであり、前記記憶アドレスの前
   記基本の１つを、保持された基本アドレスとして保持す
   る基本アドレス保持手段と、前記予め選択された距離を
   、保持された距離として保持する距離保持手段とを含む
   前記記憶アクセス制御装置において、 各々が、前記基本アドレス保持手段及び前記距離保持手
   段に接続され、前記保持された基本アドレスと前記保持
   された距離とに応答して、演算結果（Ｂ＋ｎＤ）を生成
   する（ここで、Ｂ及びＤはぞれぞれ前記保持された基本
   アドレス及び前記保持された距離を表し、ｎは第１乃至
   第ｍの値の１つを表し、前記第１乃至前記第ｍの値はそ
   れぞれ“０”、“１”、・・・、及び“ｍ−１”に等し
   い）第１乃至第ｍの演算手段と、 前記値が前もって与えられ、前記第１乃至前記第ｍの演
   算手段に接続され、分配制御信号に応答して、前記第１
   乃至前記第ｍの値を前記第１乃至前記第ｍの演算手段に
   分配する値分配手段と、前記基本アドレス保持手段、前
   記距離保持手段、及び前記値分配手段に接続され、前記
   保持された基本アドレス及び前記保持された距離に応答
   して、前記分配制御信号を生成する分配制御信号生成手
   段と、 前記第１乃至前記第ｍの演算手段と前記第１乃至前記第
   （２×ｍ）のポートとに接続され、前記第１乃至前記第
   ｍの演算手段の演算結果を前記第１乃至前記第（２×ｍ
   ）のポートへ前記記憶アドレスの前記選択されたものと
   して分配する演算結果分配手段と、 を有することを特徴とする記憶アクセス制御装置。