JPH02288335A - タングステンコンタクトの製造方法および半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体デバイスおよびその製造方法に関する。

特に本発明は半導体デバイスにタングステンコンタクト
をつくる方法およびそのようなタングステンコンタクト
を組込んだ半導体デバイスに関する。

（従来の技術）および（発明が解決しようとする課題） 半導体デバイスの製造においてはデバイスの種々の部分
を互いに電気的に接続すると共に外部回路への接続のた
めに導電性のコンタクトとインタコネクト層を設ける必
要がある。半導体デバイスの製造者は、更にデバイスの
信頼性を低下させることなく、シかも次段のインタコネ
クト層の形成ができるように表面を平らに保持しつつ特
に電気的コンタクトの寸法とインタコネクトのピッチを
減少させることによりデバイスの寸法を減少させる必要
があることを認識している。従来の例えばスパッタリン
グによるごとくしての金属コンタクトの付着法は、基体
のシリコンと金属コンタクトの間に信頼性の高い電気的
接続を形成するためにコンタクトホールに充分な材料を
付着させる点において大きな困難性がある。更に結果と
してのトロポジは非平面でありインタコネクト層の複雑
性に厳しい制約が生じる。これらの問題は多層インタコ
ネクトを必要とするＣＭＯＳデバイスの製造において特
に重要である。

第１図は代表的な従来のＣＭＯＳデバイスの断面図であ
る。このデバイス２においては外部回路への接続用のポ
ンディングパッド１２を限定する金属インタコネクト層
１０のようなインタコネクト層にデバイス２のソースお
よびドレン領域６゜８を接続するための金属コンタクト
４が設けである。金属コンタクト４はフィールド酸化物
層１６とインタレベル誘電層１８とゲート酸化物層２２
からなる誘電層内に限定されるコンタクトホール１４内
に配置される。このデバイスの製造方法は、コンタクト
ホール１４が充分幅広いものであってそこに限られた量
の金属が入りコンタクト４を形成しうるようにする正し
いプロファイル（すなわち、上が下より広くなっている
）を有しなければならないという制約がある。このコン
タクトホールの寸法の可能な縮小は従来のスパッタリン
グにおける段差被覆能力により制限される。更に、金属
のライン幅は、コンタクトがインタコネクト層の所望の
パターンを得るべく金属のプラズマエツチング中保護さ
れるように少くともパターンの考えられる不整合があっ
てもコンタクトを被覆に充分なものでなくてはならない
。更に、コンタクトホールを大きくすることにより、以
降の誘電層は前のインタコネクト層により生じる非平面
をカバーすることができなければならないばかりでなく
金属がコンタクトホール内に入るときそのプロファイル
をカバーしなければならない。これには、更にインタコ
ネクト層が必要なときに使用しなければならない次の誘
電層の平面化のための技術を必要とする。第１図から、
結果としての構造において最も上の誘電層２０の上面は
金属コンタクト４の領域において非平面であることは明
らかであり、そして形成される金属コンタクトの幅はゲ
ートおよびフィールド酸化物層２２．１６によりカバー
されないこの半導体デバイスの対応するソースおよびド
レン領域の幅よりかなり大となっている。

半導体デバイスの平面化およびインタコネクトのピッチ
設計ルールを低下させるための手段としてタングステン
プラグ技術が提案されている。例えば、ＩＥＤＭコンフ
ァレンスプロシーデインゲス９．３、ｐ、２０９．１９
８７のＣ，カーンタ他の「サブミクロンワイヤリングデ
クノロジウイズタングステンアンドブラナリゼーション
」にはタングステンで垂直なコンタクトスタットを形成
しうることが示されている。しかしながら、そのような
タングステンプラグ技術は選択タングステン付着プロセ
スの攻撃的化学処理に関係した大きな技術上の問題があ
る。このプロセスにおいて、タングステンは化学蒸告（
ｃＶＤ）により付むされるが、この付着はシリコンまた
は金属表面に自触媒で行われるから、誘電体の上ではな
く、露出されたシリコン（またはタングステン）を有す
るコンタクトホール内にのみタングステンが付着する。

弗素化学処理もシリコンインターフェースとソース／ド
レン接合に大きい損傷を与える。この周知のタングステ
ンプラグ技術において生じる特別の問題はトンネル現象
（化学蒸着されたタングステンの下のシリコンに微小な
フィラメント状気泡が形成する現象）、シリコン／誘電
体界面の下、でのタングステンの侵入、タングステンに
よるシリコンの消費とそれによるタングステン／シリコ
ン界面の低下、およびソース／ドレン領域における高コ
ンタクト抵抗（特にＰ＋ドーパントを含むシリコン基体
について）であることは周知である。

タングステン伊アンド・アザーψリフラクトリ・メタル
ス・フォー・ＶＬＳＩアプリケーションズ、ｐ、１１５
．１９８７のＲ，ブリュワー他者、■。

ウェルズ他線の「コンディションズ・フォ・トンネル、
フォーメーション・イン。ＬＰＧＶＤ・タングステン書
フィルム会オン・シングル−クリスタル・シリコン」、
ワークショップ・オン・タングステン拳アンド・アザ−
・リフラクトリφメタルス・フォー・ＶＬＳＩアプリケ
ーションズ、ｐ、１１１．１９８７のＥ・ブロードベン
ト他者、■、ウェルズ他他線「サム・リセント０オブザ
ベーションズ・オン・トンネル、ディフェクト・フォー
メーション・デユアリング・ハイ・テンベラチャー・ボ
スト−デポジション・アニール・オフ・ＣＶＤＷオンＳ
ｉＪおよびワークショップ・オン・タングステン・アン
ド・アザ−・リフラクトリ―メタルス金フォー＠ＶＬＳ
Ｉアプリケーションズ、Ｅ、ブロードベント他線、ｐ、
２３５．１９８６のＲ，ブリュワー他による「デトソメ
ンタル舎エフェクト・オフ・レジデュアル・シリコン・
オキサイド・オン・ＬＰＧＶＤタングステン・デポジシ
ョンズ・イン・シャロー・ジャンクションφデバイス」
はシリコン上のタングステン付着において生じる特別の
問題を示している。これら文献はＣＶＤによるタングス
テンの付着について生じうるシリコン内の欠陥の発生を
低下させる処理を提案している。例えばＣＶＤリアクタ
ーにおける動作条件を注意深く選びそしてガスの純度を
制御することが提案されている。また、シリコン表面の
予洗浄がシリコン内の欠陥の発生を低下させうろことも
知られている。しかしながらこれら従来の技術にはトン
ネル現象、シリコン／誘電体界面下のタングステンの侵
入、シリコンの消費および高コンタクト抵抗のような欠
陥の発生を実行可能な製造技術におけるタングステンプ
ラグ処理の利点を損なうことなく適正に制御しうる方法
の開示がない。

英国特許第２２０６２３４は耐火金属／アルミニウム／
耐大金属または合金の金属サンドイッチ構造を半導体基
体に付着させるようになった、集積回路の多層金属化法
を開示している。耐火金属はチタニウムまたはチタニウ
ムとタングステンの合金である。このサンドイッチ構造
の部分はインタコネクトおよびポンディングパッド導体
の形成のために除去される。

英国特許第１５７４５８２はコンタクト金属層がシリコ
ン基体上の酸化物層の上に付着されるようになった、半
導体材料片への表面バリア接続をつくる方法を開示して
いる。この酸化物層はシリコン基体を露出させるための
窓を有する。コンタクト金属はシリコンと反応してシリ
サイドを形成する。

英国特許第１２０８０３０はシリコン基体の金属層コン
タクト領域を有する半導体デバイスを示しており、この
金属層は、下側絶縁層と中間ガラス層と上側絶縁層を含
む絶縁フィルム内のホールを貫通する。このガラス層は
燐酸化物からなる。

（問題点を軽火するための手段）および（作用）本発明
は上述の従来技術の問題点を少くとも部分的に解決する
ことを目的とする。

この目的は下記段階からなる、半導体デバイスにタング
ステンコンタクトをつくる方法により達成される。

（ａ）　　シリコン基体の一つの領域に酸化物層をつく
る段階。

（ｂ）　　この酸化物層の上にシーリング誘電層を付着
する段階。

（ｃ）　　このシーリング層の上にインタレベル誘電層
を付着する段階。

（ｄ）　　基体までインタレベル誘電層、シーリング層
および酸化物層をエツチングしてコンタクトホールを形
成すると共に上記領域を露出する段階。

（ｅ）　この領域にドーパントを注入し注入されたドー
パントがコンタクトホールに対し自己整合するようにす
る段階。

（ｆ）　　この基体を熱処理によりアニールする段階。

（ｇ）　　このコンタクトホールにタングステンを選択
的に付着させる段階。

（ｈ）　　付着されたタングステンコンタクトの上にイ
ンタコネクト層を付着する段階。

好適にはこの半導体デバイスはＣＭＯＳデバイスであり
、複数のタングステンコンタクトが対応する数の領域の
上につくられる。これら領域は対として分けられ、６対
が夫々の半導体エレメントのソースとドレンを限定する
。多結晶ゲートがこの酸化物層の上であって各ソース／
ドレン領域対間に付着される。

更に、第１の領域対をはじめにＮ＋ドーパントでドーピ
ングしそしてＮ形ドーピングされた基体のＰ形ドーピン
グウェル内に配置される。そして注入段階（ｅ）におい
てＮ形ドーパントがこの第１領域対に注入される。第２
の領域対ははじめにＰ＋ドーパントでドーピングされそ
してＮ形でドーピングされた基体に配置される。そして
注入段階（ｅ）においてＰ形ドーパントがこの第２対に
注入される。

本発明は、１つのドーパントでドーピングされた領域を
有するシリコン基体と、この基体上の最も下の酸化物層
とこの領域内であってこの酸化物層の上でその層をシー
ルするように作用するシール層と、このシール層の上の
インタレベル層とからなる一連の誘電体層内に限定され
るコンタクトホール内に配置されてそこから上向きに伸
びるタングステンコンタクトと、このタングステンコン
タクトの上に配置されたインタコネクト層と、からなる
半導体デバイスを提供する。

この領域は電界効果トランジスタを構成する。

好適には、この半導体デバイスはＣＭＯＳデバイスであ
り、複数の夫々に夫々配置される対応する数のタングス
テンコンタクトを有しており、これら領域は対として分
割され、６対が夫々の半導体エレメントのソースとドレ
ンを限定する。多結晶シリコンゲートが酸化物層の上で
各対間に配置される。

本発明は更に、下記段階からなる半導体デバイスにおい
てタングステンコンタクトをつくる方法を提供する。

（ａ）　　シリコン基体の一つの領域の上に酸化物層を
つくる段階。

（ｂ）　　この層の上に誘電層を付着する段階。

（ｃ）　　この基体までこの誘電層と酸化物層をエツチ
ングしてコンタクトホールを形成し上記領域を露出する
段階。

（ｄ）　　上記領域に１つのドーパントを注入し、注入
されたドーパントがコンタクトホールに自己整合するよ
うにする段階。

（ｅ）　　基体を熱処理する段階。

（ｆ）　　コンタクトホールにタングステンを選択的に
付着させる段階。

（ｇ）　　付着されたタングステンコンタクトの上にイ
ンタコネクト層を付着させる段階。

（実施例） 第２図は従来のＣＭＯＳ処理後のシリコンウェハ構造の
断面図である。この構造はＮ形でドーピングされたシリ
コンの基体３０を有し、この基体内においてＰ形つェル
３２がボロンのようなＰ形ドーパントの注入とウェルド
ライブインとにより限定されている。フィールド酸化物
領域３４はシリコン基体３０上に成長によりつくられ、
ゲート酸化物層３６はこのフィールド酸化物領域３４間
でシリコン基体３０上に成長する。次に多結晶シリコン
ゲート３８がゲート酸化物層３６の上に形成される。マ
スキングとドーパント注入段階のシーケンスがＮ形でド
ーピングされた基体３０のＰ形つェル３２内にＮ　ソー
ス／ドレン領域４０をそしてＮ形でドーピングされた基
体３０にＰ　のソース／ドレン領域４２を限定するため
に行われる。ゲート３８もＮ形またはＰ形ドーパントで
ドーピングされる。この従来のＣＭＯ８処理はＣＭＯ８
の構造、すなわちＮウェル、Ｐウェルまたはツインウェ
ルには無関係でありまたトランジスタの形成および分離
の形成にも無関係である。

第３図において、本発明によりシーリング誘電層４４が
フィールド酸化物３４とゲート酸化物３６からなる酸化
物層の上に付告される。このシーリング誘電層４４は厚
さが２００−６００人のＣＶＤシリコンニトライド層か
らなる。一般に、シリコンニトライド層４４は屈折率２
．００±０．０５の層をつくるべく５ｉＣ１２Ｈ２とＮ
Ｈ３を用いて７５０℃で２９０−３５０ミリトールの圧
力において付着される。第４図に示すようにインタレベ
ル誘電層４６が次にこのシリコンニトライド層４４の上
に付着される。インタレベル誘電層４６は次の選択的タ
ングステン処理と両立しうる材料でなくてはならない。

すなわちその表面でのタングステンの成長を促進しては
ならない。好適なインタレベル誘電材料はボロン３％、
燐５％の層をつくるべく　Ｑ　２　、Ｓ　ｔ　Ｈ４。

Ｂ２Ｈ６およびＰＨ３を用いて４５０℃で大気圧におい
て付着奄れるホウ燐ケイ酸ガラス（Ｂ　Ｐ　Ｓ　Ｇ）で
ある。このＢＰＳＧインタレベル誘電体はリフロー可能
であり、インタレベル誘電層４６の付着後の構造は少く
とも９００℃で少くとも３０分間それを過熱することで
誘電デンシイフィケーションとリフローを受ける。この
加熱段階は前の注入、ニトライド／シリコン界面のシー
リングおよび誘電層の密化により生じるシリコン内の損
傷を修正しアニールする機能を有する。

次に、ホトレジストパターンがインタレベル誘電層４６
の上に形成される。これは次にタングステンコンタクト
が形成されるべきインタレベル誘電層の領域を選択的に
露出させるものである。この構造は次にシリコンの選択
性を７：１より大きいものとしてシリコンジオキサイド
を異方的にエツチングすることのできる適当なプラズマ
エツチングシステムによりエツチングされる。好適なエ
ツチングは露出されたＢＰＳＧの表面を洗浄するために
７：１のＨ２Ｏ：ＨＦに６０秒さらし、次に　ＣＦ　　
／ＣＨＦ３プラズマエツチングを行Ｂ う。このエツチング段階はインタレベル誘電層４６、シ
ーリング誘電層４４およびゲート酸化物層３６を通して
基体まで行ってソースおよびドレン領域４０．４２と整
合したコンタクトホール４８を形成する。第５図はこの
状態における構造を示す。このエツチング段階は基本３
０のソース／ドレン領域４０．４２とＰ形つェル３２を
露出させる。コンタクトホール４８は第５図に示すよう
にほぼ垂直の側壁を有する。

第６図においてホトレジストパターン５０が第５図の構
造の上に形成される。このパターンはＮ＋シリコン４０
の領域のすべてを露出させる。

次にＮドーパント（例えば燐）のエンハンスメント注入
が行われる。この注入は接合深さとＮ形ドーパントの表
面濃度を増加させて以降の処理における損傷に対する許
容度を上げ、そしてＮ＋コンタクト抵抗を下げる。この
注入はコンタクトホール４８の側壁が注入領域の横方向
寸法を限定するから究極的なタングステンコンタクトに
対し自己整合される。エンハンスド注入領域５２を第６
図に示す。次にホトレジストパターン５０を除去する。

第７図において、別のホトレジストパターン５４がこの
構造の上に形成される。このパターンはＰ＋シリコン領
域４２のすべてを露出させるものである。Ｐドーパント
（例えばボロン）力＜ｐ＋シリコンの露出された領域４
２にエンハンスメント注入として注入されて究極的なタ
ングステンコンタクトと自己整合する注入領域５６をつ
くる。

ここでもエンハンスメント注入は接合の深さとＰドーパ
ント表面濃度を増大させて以降の処理における損傷に対
する許容度を与えると共に、Ｐ＋コンタクト抵抗を低下
させる。次にホトレジスト５４を除去する。このホトレ
ジスト除去用の段階は戎留重合体（ｐｏｌｙＩＩｌｅｒ
ｉｅ　）の除去のための、酸素を含むプラズマ処理から
なる。

その結果の構造を注入により生じることのあるシリコン
への損傷を修正するに充分に高く、はぼ垂直のコンタク
ト壁プロファイルを保持するに充分に低い温度で短時間
熱処理によりアニールする。

好適なプロセスはアルゴン雰囲気内で約１０３５℃で５
秒間の短時間アニールである。

この処理の次の段階は選択的なタングステンの付着前の
シリコンの露出領域の予洗浄である。露出されたシリコ
ン領域はまず硫酸または硝酸のような有機物除去剤での
処理により予め洗浄される。

次にこれらの領域は好適には少くとも１：４０の比をも
って弗化アンモニウムの少くとも３分間の処理で緩衝さ
れている弗化水素酸により更に予洗浄される。温度４５
０℃以下、圧力５００ミリトール以下でプラズマ中での
ＨまたはＮＦ３の最終予処理段階は表面の最終準備とし
て作用させるための付着の直前に行うことができる。次
にこの段階に続いて真空度を破壊することなく行うべき
である。

次に、ＣＶＤタングステンがコンタクトホール４８に選
択的に付着されてそのホールを満たしそしてそれらを平
面化する。すなわち、タングステンプラグの上面を誘電
体の上面とほぼ一致させる。

その結果の構造を第８図に示してあり、平らな上面６０
を何するタングステンコンタクト５８がコンタクトホー
ル４８内につくられる。好適なＣＶＤタングステン付着
プロセスは温度的２３０℃、圧力２５０ミリトール以下
でＷＦ６゜Ｓ　ｉＨ４およびＨ２を用いて行われる。好
適にはＷＦａとＳ　ｉＨ、ａの部分圧は全圧の３％以下
とする。

第９図に示すように、次の段階はインタレベル誘電層４
６とタングステンコンタクト５８の上への金属インタコ
ネクト層６２の付着である。金属インタコネクト層６２
は従来のスパッタリングで付着できる。次に、ホトレジ
スト除去用をインタコネクト層６２の上に形成する。こ
れは究極的なパターンをもつインタコネクト層を形成す
べき領域をカバーするものであり、このインタコネクト
層の下に、シリコンに接続するタングステンコンタクト
５８が配置される。次に金属インタコネクト層６２はシ
リコンジオキサイドとタングステンに対して選択性を有
し、いずれかを２００ｏÅ以下だけ除去するに充分な金
属エツチングの可能な任意のプラズマエツチングシステ
ムを用いて異方的にエツチングされる。このホトレジス
トはその後除去される。第１０図はその結果の構造を示
しており、パターンをもった金属インタコネクト層６２
の夫々の部分が夫々のタングステンコンタクト５８上に
配置される。

この半導体デバイスの製造の残りの段階は標準的なＣＭ
ＯＳプロセス段階であり、金属インタコネクト層６２の
上に、そのポンディングパッド６６を限定する上側酸化
物層６４の付着を含んでいる。第１１図はその結果とし
てのＦＥＴ半導体デバ・ガスの構造を示す。

（発明の効果〕 上述したプロセス段階を用いることにより本発明者は、
誘電体／シリコン界面の下でのタングステンの侵入が最
小となりそしてシリコンの消費とタングステン付着によ
るシリコンへの損傷も最小となることを見い出した。

シリコンの侵入に関する限り、この現象は酸化物層とシ
リコン基体の間の比較的高いエネルギー境界に沿った、
村上されたタングステンの横方向の成長を特徴とする。

そのような侵入は半導体デバイスの横方向において隣接
する構造間に形成されるタングステンにより電気的な短
絡を生じさせるものである。本発明者は酸化物とシリコ
ンの接合領域にある、シーリングおよびバリア層とじて
作用するシリコンニトライド層がコンタクトホールの底
でのタングステンの横方向侵入の傾向を低下させること
を見い出した。現論的は充分解明されていないが、タン
グステンの侵入メカニズムと、シリコンニトライド層が
侵入現象を低下させる理由は以下のようであると考えら
れる。タングステンの侵害は酸化物／シリコン界面に沿
ったタングステンフルオライド（サブフルオライドの形
でありうる）の高速拡散を必要とする。タングステンフ
ルオライドはシリコンと反応してタングステンをつくる
。シリコンニトライド層からなるシーリングバリア誘電
層は機械的な変形に抵抗しそしてそのため層内のストレ
スを変更し、かくして界面に沿ったフルオライドの拡散
を低下させ、したがってタングステンの侵入を減少させ
る。シーリングバリア誘電層は高いストレスを有し、こ
れら層内に累積したストレスがシリコン／酸化物界面に
沿った拡散を禁止する。ＢＰＳＧのインタレベル誘電層
もシーリング誘電層の機械的変形に抵抗する。その結果
、タングステンの侵入はタングステンプラグの下でのシ
リコンの消費深さとほぼ同じ距離である０、１μｍに制
限されることになる。

図示の例におけるシーリング誘電層はシリコンニトライ
ドである。しかしながらシーリング誘電層は高密度高誘
電率を有する他の材料でつくることもできる。このシー
リング誘電層は隣接するシリコン、酸化物、タングステ
ンおよびインタレベルインタコネクトと両立可能であっ
て薄膜内のストレスを変更することにより界面に沿った
フルオライドの拡散に対し上述の機械的な抵抗を与える
ものでなくてはならない。シーリング誘電層は機械的な
変更には耐性を有するがもろいものであってはならず、
また水素、弗素、ガス状フルオライドのようなガスに対
する拡散係数が小さくなくてはならない。、；のシーリ
ング誘電層はＴｉＯ２゜ＷＯＺｒＯ２，ＨｆＯ２あるい
は他の絶縁性２　。

の耐火材料あるいは希土類金属酸化物のような上記の物
理特性を有する材料でつくってもよい。

更に、短時間熱処理アニーリング段階はコンタクトホー
ルの底でのシリコンの注入損傷を除く傾向をもち、そし
てこれが酸化物／シリコン界面のエネルギーを減少させ
て界面でのタングステンの侵入を最小にするものと思わ
れる。

シリコン消費を減少させることモしてシリコンへの損傷
を少なくすることに関しては、本発明者はこれが注入段
階および短時間熱処理アニーリング段階により少くとも
部分的には達成されるものと考える。Ｎドーパントの注
入（すなわち燐）では注入によりＮ　領域がより深くな
り、更に短時間熱処理によりＮドーパントのドライブイ
ンが行われる。その結果、Ｎ　領域４０のシリコンのい
く分かがタングステンの付着中にタングステンによって
消費されてもＮ　注入は充分深く、タングステンによっ
て実質的に影響されず、そのためにソース／ドレン領域
の次の操作に影響することがないことになる。一般に、
この接合の深さは約０．２５μｍであり、タングステン
付着により約０．１μｍのシリコンが除去される。この
注入はタングステンの付着中のシリコンの上側部分の除
去によっては影響されるべきでないデバイスの動作に対
し充分な接合深さを与えるものである。同様に、Ｐ形ド
ーパント（すなわちボロン）の注入については、これも
シリコン基体へＰドーパントをより深くドライブする短
時間熱処理により促進される、より深いＰ＋Ｍ域４２を
与えるものである。更に、これはタングステンとの界面
におけるＰ＋濃度をより高くし、タングステンとＰ＋領
域の間の電気的コンタクトを改善し、その結果、Ｐ＋ソ
ースおよびドレンのコンタクト抵抗を低下させる。短時
間熱処理は注入物の拡散を生じさせることなくそれを活
性化する。これによりシリコン格子内の欠陥が除去され
る。短時間熱処理はＢＰＳＧインタレベル誘電層を平滑
化し、そしてタングステンをコンタクトホールに付着さ
せる窓はその入口においてより広くなっているためにタ
ングステンの付着も改善される。更に、短時間熱処理段
階はシリコンの少なくとも部分的な再結晶化を生じさせ
、それにより前の処理、すなわち注入段階により生じた
シリコンの損傷を除くことができる。

更に、本発明者は、予洗浄とコンタクトエツチング段階
は欠陥形成を促進しうるシリコンの露出領域の酸化物不
純物のよな不純物を減少させることによりトンネル現象
のような欠陥の発生を最小にする傾向をもつものと考え
る。

更に、本発明は、タングステンコンタクトがソースおよ
びドレンに対し正確に整合するから、コンタクト上に金
属インタコネクト層を重ねる必要性がなくなることによ
りインタコネクト層を限定するときに生じうるタングス
テンコンタクトに対するエツチングによる損傷に対し保
護を与えるものであるという利点を有する。インタコネ
クトの幅はコンタクトのいずれかの側においてそれに重
なる必要がなく、従来のプロセスにおいては生じうるエ
ツチングによる損傷がない。

要するに、本発明の主たる利点はシリコン基体へのＣＶ
Ｄによるタングステン付着によって生じる従来技術にお
ける有害な効果を最小にしつつ選択的に付着されるタン
グステンプラグを標準形のＣＭＯＳプロセスに集積しう
るようにすることである。

【図面の簡単な説明】

第１図は従来のＣＭＯＳ半導体デバイスの断面図、第２
図はフィールド酸化物の領域間のシリコンのドーピング
された領域をカバーするゲート酸化物層に多結晶シリコ
ンゲートを付着した後のＣＭＯＳプロセスにおけるシリ
コンウェル構造の断面図、第３図はシーリング誘電層の
付着後の第２図の構造を示す図、第４図はシーリング層
の上にインタレベル誘電層を付着した後の第３図の構造
を示す図、第５図はインタレベル誘電層のリフローおよ
びコンタクトホールのエツチング後の第４図の構造を示
す図、第６図はホトレジストパターンの付着後であって
Ｎ＋トド−ングされたソースおよびドレンへのＮドーパ
ントの注入中の第５図の構造を示す図、第７図は第６図
のホトレジストを除去し第２のホトレジストパターンを
与えた後であって、シリコンのＰ＋ドーピングされた領
域へのＰドーパントの注入中の第６図の構造を示す図、
第８図は第２ホトレジストパターンの除去、短時間熱処
理、およびコンタクトホールへの選択的ＣＶＤタングス
テン付着後の第７図の構造を示す図、第９図は金属イン
タコネクト層の付着後の第８図の構造を示す図、第１０
図はインタコネクト層のパターンエツチング後の第９図
の構造を示す図、第１１図は金属インタコネクト層の上
への次のパターンをもつ誘電層の付着後の第１０図に構
造を示す図である。 ３０・・・基体、３２・・・Ｐウェル、３４・・・フィ
ールド酸化物層、３６・・・ゲート酸化物層、３８・・
・ケート、４０・・・Ｎ　ソースおよ゛びドレン領域、
４２・・・Ｐ　ソースおよびドレン領域、４４・・・シ
ーリング誘電体層、４６・・・インタレベル誘電体層、
４８・・・コンタクトホール、５０．５４・・・ホトレ
ジストパターン、５２・・・エンハンスメント注入領域
、５６・・・自己整合注入領域、５８・・・タングステ
ンコンタクト、６２・・・金属インタコネクト層、６６
・・・ポンディングパッド。 出願人代理人　　佐　　藤　　−雄 〜・５・ Ｆ々・６・ 〜・Ｚ

Claims (1)

1. 【特許請求の範囲】 １、下記段階からなる半導体デバイスにおけるタングス
   テンコンタクトの製造方法。 （ａ）シリコン基体の一つの領域に酸化物層を与える段
   階。 （ｂ）この酸化物層の上にシーリング誘電層を付着する
   段階。 （ｃ）このシーリング層の上にインタレベル誘電層を付
   着する段階。 （ｄ）基体までインタレベル誘電層、シーリング層およ
   び酸化物層をエッチングしてコンタクトホールを形成す
   ると共に上記領域を露出する段階。 （ｅ）この領域にドーパントを注入し注入されたドーパ
   ントがコンタクトホールに対し自己整合するようにする
   段階。 （ｆ）この基体を熱処理によりアニールする段階。 （ｇ）このコンタクトホールにタングステンを選択的に
   付着させる段階。 （ｈ）付着されたタングステンコンタクトの上にインタ
   コネクト層を付着する段階。 ２、前記シーリング誘電体層は、前記酸化物層とシリコ
   ン基体との間の界面のストレスを機械的に変更して界面
   に沿ったタングステンの侵食を実質的に防止するように
   作用するごとくなった請求項１記載の方法。 ３、前記シーリング誘電体層はシリコン窒化物からなる
   請求項２記載の方法。 ４、前記段階（ｆ）は短時間熱処理である請求項１乃至
   ３の１に記載の方法。 ５、前記インタレベル誘電層はリフロー可能な材料から
   なり、更に、段階（ｃ）の後に前記基体とその上に付着
   された層を過熱してインタレベル誘電層をリフローさせ
   る段階を含む、請求項４記載の方法。 ６、前記領域ははじめに、前記段階（ｅ）において注入
   されたドーパントと同一導電形式のドーパントでドーピ
   ングされるごとくなった請求項１乃至５の１に記載の方
   法。 ７、前記段階（ｇ）の前に前記露出された領域を弗化水
   素酸を含む材料で予洗浄する段階を更に含む、請求項１
   乃至６の１に記載の方法。 ８、前記半導体デバイスはＣＭＯＳデバイスであり、複
   数のタングステンコンタクトが対応する数の前記領域の
   上につくられるごとくなっており、上記領域は対となる
   ように分割され、各対が夫々の半導体エレメントについ
   てのソースとドレンを限定するようになっており、そし
   て各ソースおよびドレン領域対間において前記酸化物層
   の上に多結晶シリコンゲートが付着されるごとくなった
   請求項１乃至７の１に記載の方法。 ９、第１のソースおよびドレン領域対ははじめにＮ＾＋
   ドーパントでドーピングされそしてＮドーパントでドー
   ピングされた前記基体内のＰ形ドーピングされたウェル
   内に配置され、そして前記注入段階（ｅ）中にこの領域
   対にＮ形ドーパントが注入されるようになっており、そ
   して第２のソースおよびドレン領域対ははじめにＰ＾＋
   ドーパントでドーピングされそして上記基体に配置され
   、そして上記注入段階（ｅ）中にこの第２の対にＰ形ド
   ーパントが注入されるごとくなった請求項８記載の方法
   。 １０、１つのドーパントでドーピングされた領域を有す
   るシリコン基体と、この基体上の最も下の酸化物層とこ
   の領域内であってこの酸化物層の上であってその層をシ
   ールするように作用するシール層とこのシール層の上の
   インタレベル層とからなる一連の誘電体層内に限定され
   るコンタクトホール内に配置されてそこから上向きに伸
   びるタングステンコンタクトと、このタングステンコン
   タクトの上に配置されたインタコネクト層と、からなる
   、タングステンコンタクトを組込んだ半導体デバイス。 １１、前記領域は前記タングステンコンタクトが配置さ
   れる前記コンタクトホールと自己整合するごとくなった
   請求項１０記載のデバイス。 １２、前記ドーパントは前記領域に注入されるごとくな
   った請求項１１記載のデバイス。 １３、前記シール層は前記酸化物層と前記シリコン基体
   との間のインターフェースにおけるストレスを機械的に
   変更するように作用しうる物質からなる、請求項１０乃
   至１２の１に記載のデバイス。 １４、前記シール層はシリコン窒化物である請求項１３
   記載のデバイス。 １５、前記インタレベル誘電体層はリフロー可能な材料
   からなる請求項１０乃至１４の１に記載のデバイス。 １６、前記領域は電界効果トランジスタの部分を構成す
   る、請求項１０乃至１５の１に記載のデバイス。 １７、前記デバイスはＣＭＯＳデバイスであり、このデ
   バイスはそれぞれが対応する数の前記領域の夫々に配置
   される複数のタングステンコンタクトを有し、これら領
   域は対として分割され、各対が夫々の半導体エレメント
   のソースおよびドレンを限定するようになっており、多
   結晶シリコンゲートが前記酸化物層の上であってソース
   およびドレン領域の各対間に配置されるごとくなった、
   請求項１０乃至１６の１に記載のデバイス。 １８、下記段階からなる、半導体デバイスにおけるタン
   グステンコンタクトの製造方法。 （ａ）シリコン基体の一つの領域の上に酸化物層を設け
   る段階。 （ｂ）この酸化物層の上に誘電層を付着する段階。 （ｃ）上記基体までこの誘電層と酸化物層をエッチング
   してコンタクトホールを形成し上記領域を露出する段階
   。 （ｄ）上記領域に１つのドーパントを注入し、注入され
   たドーパントが上記コンタクトホールに自己整合するよ
   うにする段階。 （ｅ）上記基体を熱処理する段階。 （ｆ）上記コンタクトホールにタングステンを選択的に
   付着させる段階。 （ｇ）この付着されたタングステンコンタクトの上にイ
   ンタコネクト層を付着させる段階。 １９、前記熱処理は短時間熱処理アニールである請求項
   １８記載の方法。 ２０、前記誘電層は下側シール誘電層と上側インタレベ
   ル誘電層からなる請求項１８または１９記載の方法。 ２１、前記シール誘電層は前記酸化物層とシリコン基体
   との間のインターフェースのストレスを機械的に変更す
   るように作用し、それにより上記インターフェースに沿
   ったタングステンの侵入を実質的に防止するようになっ
   た請求項２０記載の方法。 ２２、前記シール誘電層はシリコン窒化物であり、前記
   インタレベル誘電層はリフロー可能な材料からなる、請
   求項２０または２１記載の方法。 ２３、前記領域はまず前記段階（ｅ）において注入され
   るドーパントと同一の導電形式のドーパントでドーピン
   グされ、そして段階（ｅ）においてこの注入がなじめの
   ドーパントより基体に深く注入されるように行われるご
   とくなった請求項１８乃至２２の１に記載の方法。 ２４、前記段階（ｆ）の前に弗化水素酸を含む物質を用
   いたプラズマ処理により前記露出した領域を予洗浄する
   段階を更に含む、請求項１８乃至２３の１に記載の方法
   。