JPH02288356A - Semiconductor device - Google Patents
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- JPH02288356A JPH02288356A JP10964489A JP10964489A JPH02288356A JP H02288356 A JPH02288356 A JP H02288356A JP 10964489 A JP10964489 A JP 10964489A JP 10964489 A JP10964489 A JP 10964489A JP H02288356 A JPH02288356 A JP H02288356A
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 31
- 238000002955 isolation Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 description 16
- 239000010410 layer Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、半導体装置のコンタクトホールに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to contact holes in semiconductor devices.
〔従来の技術］
アルミ配線が２層構造である従来の半導体装置において
、第１のアルミ配線と、第２のアルミ配線とを電気的に
接続するコンタクトホールは、前記ホール以前に形成さ
れた下地パターンによる段差にかかって形成されること
があり、また、これを設計ルール上、規制していなかっ
た。[Prior Art] In a conventional semiconductor device in which aluminum wiring has a two-layer structure, a contact hole that electrically connects a first aluminum wiring and a second aluminum wiring has a base layer formed before the hole. It may be formed over a step caused by a pattern, and this was not regulated in terms of design rules.
【発明が解決しようとする課題１
しかし、前述の従来技術では、以下なる問題点を有する
。Problem 1 to be Solved by the Invention However, the above-mentioned prior art has the following problems.
第２図は、従来の半導体装置におけるコンタクトホール
部の構造を示す図である。半導体基板（２１）上に、ゲ
ート電極（２２）、第１の層間絶縁膜（２３）、第１の
アルミ配線（２４）、及び、第２の層間絶縁膜（２５）
を順次形成し、ｉｉｉ記第１のアルミ配線（２４）と、
後の第２のアルミ配線とを電気的に接続する目的のコン
タクトホールを、前記第２の層間絶縁膜（２５）に設け
るために、前記第２の層間絶縁膜（２５）上に塗布され
たレジスタ（２６）をパターニングし、ホールパターン
（２７）を形成した状態を示す図であり、（ａ）は平面
図であり、（ｂ）はそのＢ−Ｂ′部の断面図である。こ
こで、前記ホールパターン（２７）は、前記ゲート電極
（２２）による段差（２８）にかかって形成され、また
、目的とするコンタクトホールは、前記ホールパターン
（２７）をマスクに、前記第２の層間絶縁１！（２５）
をエツチング処理することによって得られる。FIG. 2 is a diagram showing the structure of a contact hole portion in a conventional semiconductor device. A gate electrode (22), a first interlayer insulating film (23), a first aluminum wiring (24), and a second interlayer insulating film (25) are formed on a semiconductor substrate (21).
are sequentially formed, and the first aluminum wiring (24) described in iii.
Coated on the second interlayer insulating film (25) in order to provide a contact hole in the second interlayer insulating film (25) for the purpose of electrically connecting with the second aluminum wiring later. It is a figure which shows the state which patterned the register (26), and formed the hole pattern (27), (a) is a top view, and (b) is the sectional view of the BB' part. Here, the hole pattern (27) is formed over the step (28) caused by the gate electrode (22), and the intended contact hole is formed by using the hole pattern (27) as a mask. Interlayer insulation 1! (25)
Obtained by etching.
第２図によると、第２の層間絶縁ｆｌ！（２５）上に塗
布されたレジスト（２６）の膜厚が、ゲート電極（２２
）による段差（２８）の上下で異なるために、ホールパ
ターン（２７）が、前記段差（２８）にかかってパター
ニングされると、ホール形状が（ａ）図のように変形し
てしまう、従って、前記ホールパターン（２７）をマス
クに、第２の層間絶縁膜（２５）をエツチング処理して
得られるコンタクトホールも、同様に変形した形状とな
る。According to FIG. 2, the second interlayer insulation fl! (25) The film thickness of the resist (26) applied on the gate electrode (22)
), so if the hole pattern (27) is patterned over the step (28), the hole shape will be deformed as shown in Figure (a). A contact hole obtained by etching the second interlayer insulating film (25) using the hole pattern (27) as a mask also has a similarly deformed shape.
このように、従来の半導体装置においては、第１と第２
のアルミ配線間のコンタクトホールが、前記コンタクト
ホール以前に形成された下地パターンによる段差にかか
って形成されることを規制していなかったために、特定
の箇所において、前記コンタクトホールの形状が変形し
、アルミ配線間の接続不良を起こすという問題点を有し
ていた。In this way, in the conventional semiconductor device, the first and second
Because the contact hole between the aluminum wiring lines was not regulated to be formed over a step caused by the underlying pattern formed before the contact hole, the shape of the contact hole was deformed at a specific location. This had the problem of causing poor connection between aluminum wiring.
そこで本発明は、このような問題点を解決するもので、
その目的とするところは、下地段差に起因する前記コン
タクトホール形状の変形を防ぎ、アルミ配線間の電気的
接続不良を低減させた半導体装置を提供するところにあ
る。Therefore, the present invention aims to solve these problems.
The purpose is to provide a semiconductor device in which deformation of the shape of the contact hole due to the difference in base level is prevented and electrical connection failures between aluminum wirings are reduced.
〔課題を解決するための手段１
本発明の半導体装置は、アルミ配線が２層構造である半
導体装置において、第１のアルミ配線と、第２のアルミ
配線とを電気的に接続するコンタクトホールが、前記コ
ンタクトホール以前に形成された下地パターンによる段
差にかかって形成されていないことを特徴とする。[Means for Solving the Problems 1] The semiconductor device of the present invention is a semiconductor device in which the aluminum wiring has a two-layer structure, in which a contact hole electrically connects the first aluminum wiring and the second aluminum wiring. The contact hole is characterized in that the contact hole is not formed over a step caused by an underlying pattern formed before the contact hole.
［実 施 例１
第１図は１本発明の半導体装置におけるコンタク］・ホ
ール部の構造を示す図である。半導体基板（１１）上に
、ゲート電極（１２）、第１の層間絶縁１！（１３）、
第１のアルミ配線（１４）、及び、第２の層間絶縁膜（
１５）を順次形成し、前記第１のアルミ配線（１４）と
、後の第２のアルミ配線とを電気的に接続する目的のコ
ンタクトホールな、前記第２の層間絶縁膜（１５）に設
けるために、前記第２の層間絶縁膜（１５）上に塗布さ
れたレジスト（１６）をパターニングし、ホールパター
ン（１７）を形成した状態を示す図であり、（ａ）は平
面図であり、（ｂ）はその八−Ａ′部の断面図である。[Embodiment 1] FIG. 1 is a diagram showing the structure of a contact hole portion in a semiconductor device of the present invention. On a semiconductor substrate (11), a gate electrode (12), a first interlayer insulation 1! (13),
The first aluminum wiring (14) and the second interlayer insulating film (
15) are sequentially formed and provided in the second interlayer insulating film (15) as contact holes for the purpose of electrically connecting the first aluminum wiring (14) and the later second aluminum wiring. FIG. 4 is a diagram showing a state in which a resist (16) coated on the second interlayer insulating film (15) is patterned to form a hole pattern (17), and (a) is a plan view; (b) is a sectional view of the section 8-A'.
ここで、前記ホールパターン（１７）は、前記ゲート電
極（１２）による段差（１８）を避けて、前記段差（１
８）の上部、または、下部に形成され、前記段差（１８
）にはかからない構造をしており、第１図には、前記段
差（１８）の上部に形成されたホールパターンのみを示
した。また、目的とするコンタクトホールは、前記ホー
ルパターン（１７）をマスクに、前記第２の層間絶縁膜
（１５）をエツチング処理することによって得られる。Here, the hole pattern (17) avoids the step (18) caused by the gate electrode (12), and
8), and the step (18) is formed at the upper or lower part of the step (18).
), and FIG. 1 shows only the hole pattern formed above the step (18). Further, the desired contact hole is obtained by etching the second interlayer insulating film (15) using the hole pattern (17) as a mask.
第２図によると、第２の眉間絶縁膜（１５）上に塗布さ
れたレジスト（１６）の膜厚は、ゲート電極（１２）に
よる段差（１８）の上下で異なるが、前記段差（１８）
の上部、または、下部のそれぞれにおいては均一である
ため、ホールパターン（１７）を、前記段差（１８）に
ががらないように、前記段差（１８）の上部、または、
下部に形成することにより、前記段差（１８）に起因す
るレジスト膜厚の相違による影響を受けず、変形のない
ホールパターン（１７）を得ることができる。従って、
このホールパターン（１７）をマスクに、第２の層間絶
縁膜（１５）をエツチング処理して得られるコンタクト
ホールも正常な形状となり、従来技術の問題点であった
、下地段差に起因するコンタクトホール部ら状の変形を
防ぎ、また、アルミ配線間の電気的接続不良を低減でき
た１以上、本実施例では、第１と第２のアルミ配線を電
気的に接続するコンタクトホールを、ゲート電極パター
ンによる段差にかからないように形成する場合について
述べたが、ゲート電極パターンによる段差以外に、
・素子分離パターンによる段差
・下層配線間のコンタクトホールによる段差についても
前述と同様な効果が得られた。According to FIG. 2, the film thickness of the resist (16) applied on the second glabellar insulating film (15) is different above and below the step (18) formed by the gate electrode (12).
Since the hole pattern (17) is uniform at the top or bottom of the step (18), the hole pattern (17) is placed at the top of the step (18) or
By forming it in the lower part, it is possible to obtain a hole pattern (17) without deformation without being affected by the difference in resist film thickness caused by the step (18). Therefore,
Using this hole pattern (17) as a mask, the contact hole obtained by etching the second interlayer insulating film (15) also has a normal shape. In this example, the contact hole that electrically connects the first and second aluminum wirings is connected to the gate electrode. Although we have described the case where the formation does not overlap the steps caused by the pattern, in addition to the steps caused by the gate electrode pattern, the same effect as described above was obtained for steps caused by the element isolation pattern and contact holes between the lower wirings.
【発明の効果］
以上述べたように本発明によれば、アルミ配線が２層構
造である半導体装置において、第１のアルミ配線と、第
２のアルミ配線とを電気的に接続するコンタクトホール
が、前記コンタクトホール以前に形成された下地パター
ンによる段差にかかって形成されないことにより、前記
段差に起因するコンタクトホール形状の変形を防ぎ、ア
ルミ配線間の電気的接続不良を低減するという効果を有
するものである。[Effects of the Invention] As described above, according to the present invention, in a semiconductor device in which the aluminum wiring has a two-layer structure, a contact hole that electrically connects the first aluminum wiring and the second aluminum wiring is formed. The contact hole is not formed over a step caused by a base pattern formed before the contact hole, thereby preventing deformation of the contact hole shape due to the step and reducing electrical connection defects between aluminum wirings. It is.
第１図（ａ）は１本発明の半導体装置における第１と第
２のアルミ配線とを接続するコンタクトホール部の構造
を示す平面図であり、第１図（ｂ）は、第１図（ａ）の
Ａ−Ａ’部の断面図である。第２図（ａ）は、従来の半
導体装置における第１と、第２のアルミ配線とを接続す
るフンタクトホール部の構造を示す平面図であり、第２
図（ｂ）は、第１図（ａ）のＢ−Ｂ′部の断面図である
。
１１・・・半導体基板
１２・・・ゲート電極
１３・・・第１の層間絶縁膜
１４・・・第１のアルミ配線
１５・・・第２の層間絶縁膜
１６・・・レジスト
１７ ・ホールパターン
１８・・・段差
２１・・・半導体基板
・ゲート電極
・第１の層間絶縁膜
・第１のアルミ配線
・第２の眉間絶縁膜
・レジスト
・ホールパターン
・段差
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴 木 喜三部（他１名）＋＋１１
＋ｌ）＋
１１回FIG. 1(a) is a plan view showing the structure of a contact hole portion connecting the first and second aluminum interconnects in a semiconductor device of the present invention, and FIG. It is a sectional view of the AA' part of a). FIG. 2(a) is a plan view showing the structure of a contact hole portion that connects the first and second aluminum interconnections in a conventional semiconductor device.
FIG. 1(b) is a sectional view taken along the line BB' in FIG. 1(a). 11... Semiconductor substrate 12... Gate electrode 13... First interlayer insulating film 14... First aluminum wiring 15... Second interlayer insulating film 16... Resist 17 - Hole pattern 18...Step 21...Semiconductor substrate, gate electrode, first interlayer insulating film, first aluminum wiring, second glabellar insulating film, resist, hole pattern, step or more Applicant: Agent for Seiko Epson Corporation Patent Attorney Kisanbe Suzuki (and 1 other person) ++11 +l)+ 11 times
Claims (4)
、第１のアルミ配線と、第２のアルミ配線とを電気的に
接続するコンタクトホールが、前記コンタクトホール以
前に形成された下地パターンによる段差にかかって形成
されていないことを特徴とする半導体装置。(1) In a semiconductor device in which aluminum wiring has a two-layer structure, a contact hole that electrically connects a first aluminum wiring and a second aluminum wiring has a step difference due to an underlying pattern formed before the contact hole. 1. A semiconductor device characterized in that it is not formed over the top.
とを特徴とする請求項１記載の半導体装置。(2) The semiconductor device according to claim 1, wherein the step is a step caused by a gate electrode pattern.
を特徴とする請求項１記載の半導体装置。(3) The semiconductor device according to claim 1, wherein the step is a step caused by an element isolation pattern.
差であることを特徴とする請求項１記載の半導体装置。(4) The semiconductor device according to claim 1, wherein the step is a step formed by a contact hole between lower layer wirings.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10964489A JPH02288356A (en) | 1989-04-28 | 1989-04-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10964489A JPH02288356A (en) | 1989-04-28 | 1989-04-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288356A true JPH02288356A (en) | 1990-11-28 |
Family
ID=14515509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10964489A Pending JPH02288356A (en) | 1989-04-28 | 1989-04-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288356A (en) |
-
1989
- 1989-04-28 JP JP10964489A patent/JPH02288356A/en active Pending
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