JPH02288616A - 自己較正型ｄａ変換器およびこれを用いる自己較正型ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自己較正型ＤＡ変換器およびこれを用いる高
精度の自己較正機能を有する逐次比較型ＡＤ変換器に関
する。

〔従来の技術〕

一般に、１２ビツト以上のＡＤ変換器をＬＳＩにする場
合、プロセス精度に依存する素子特性のばらつきがある
ため、何らかの較正を施さないと非直線性誤差等が所望
の範囲には収まらない。この較正方法として、従来はレ
ーザ・トリミング技術が主に用いられてきた。しかし、
このレーザ・トリミング技術では、大量のＬＳＩに対し
て一括して較正を施すことはできないため、コストがか
かり、また、この較正は製作時の１度しかできないため
、経時変化による誤差を較正することは不可能であった
。

このような問題を解決するため、最近では、自己較正機
能を持たせたＡＤ変換ＬＳＩが開発されている。これに
ついては１例えば、ｒＡ−Ｄ変換器ＬＳＩをチップ上で
較正する。　１２．１６ビツトの製品に適用」（日経エ
レクトロニクス、　１９８８年６月２７日号、ｐｐ、２
０１〜２０９）等に詳述されている。ここで紹介されて
いるＡＤ変換器ＬＳＩは、電荷再分配型の逐次比較方式
のものである。これは、第１１図に示す如く、−数的な
逐次比較方式のＡＤ変換器において、そのＤＡ変換回路
部分をキャパシタ・アレイで構成したものである。各ビ
ットに対応するキャパシタの容量は、各々重み付けされ
ており、自己較正は、それらの容量比が常に一定となる
如く、各キャパシタの容量値を調整することによって達
成される。また、自己較正動作はＡＤ変換動作の合間を
ぬって行われ、見掛は上、特別な較正時間を設けなくて
もよくなっている。

〔発明が解決しようとする課題〕

上記従来技術においては、ＤＡ変換回路部分にキャパシ
タ・アレイを使用するため、逐次比較操作によって行わ
れるＡＤ変換に要する時間は、それらのキャパシタを充
放電する時間によって制限される。このため、高速化に
は限界があった。また、キャパシタ・アレイに蓄えられ
た電荷による電圧でアナログ電圧レベルを表現するので
、電荷を一定に保つ回路を構成するのが難しいバイポー
ラ・プロセスでは、この技術を使用することができなか
った。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、高速かつ高精度の自己較正型ＤＡ変換器、および
、これを用いる自己較正機能を有する逐次比較型ＡＤ変
換器を提供することにある。

〔課題を解決するための手段〕

本発明の上記目的は、複数の定電流源あるいは定電圧源
で構成されるＤＡ変換器において、前記定電流源あるい
は定電圧源各々の出力電流値あるいは電圧値を変化させ
ることによって、前記ＤＡ変換器の出力の非直線性誤差
、オフセット誤差。

利得誤差のいずれかを低減させることを特徴とする自己
較正型ＤＡ変換器、および、比較器回路とＳＡＲとＤＡ
変換回路とを有する逐次比較型ＡＤ変換器において、前
記ＤＡ変換回路を複数の定電流源で構成し、該定電流源
の各出力電流値を変化させることによって、該ＡＤ変換
器の出力の非直線性誤差、オフセット誤差、利得誤差の
いずれかを低減させることを特徴とする自己較正型ＡＤ
変換器によって達成される。

〔作用〕

本発明に係る自己較正型ＤＡ変換器は、複数の定電流源
あるいは定電圧源から構成される。そして、上記定電流
源あるいは定電圧源各々の出力電流値あるいは電圧値を
較正する回路は、すべての定電流源あるいは定電圧源の
出力値が、常に適切な値となるように調整を行う。これ
によってＤＡ変換回路の非直線性誤差が低減される。ま
た、上述のＤＡ変換回路を用いて逐次比較型ＡＤ変換器
を構成すれば、ＡＤ変換器としての精度が較正されるよ
うになる。

更に、上記ＤＡ変換回路の出力電流と負荷抵抗によって
、逐次比較動作に必要な参照電圧を発生させれば、キャ
パシタ・アレイを用いたＤＡ変換器を用いた場合に比べ
、逐次比較動作に用いる参照電圧の発生が高速になり、
ＡＤ変換動作の高速化を図ることが可能となる。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例を示す自己較正型ＡＤ変換器
の全体のブロック図である。Ｖｉｎより入力されたアナ
ログ信号は、第１図中の変換用コンパレータ１と、Ｓ　
Ａ　Ｒ（Ｓ　ｕｃｃｅｓｓｉｖｅ　Ａｐｐ−ｒｏｘｉｍ
ａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ）　２と、主ＤＡ変換回
路（以下、「主ＤＡＣＪという）３と、負荷抵抗４１．
４２とによって、よく知られた逐次比較方式でＡＤ変換
される。

変換出力ディジタル信号は、ラッチ回路６によって保持
される。

上述の主ＤＡＣ３は、電流出力型のＤＡ変換回路で、セ
グメント型定電流源列３１と、５ＡＲ２からの入力ディ
ジタル値をセグメントコードに変換するセグメントデコ
ーダ３２から成る。

上記セグメント型定電流源列３１は、第２図に示す如く
、同じ値を発生する複数の定電流源３１１から構成され
る。また、上記各定電流源３１１には、それぞれ、較正
回路３１２が付加されている。この較正回路３１２は、
定電流源３１１の出力値を微小に変化させる。更に、各
較正回路３１２には、校正値保持回路３１３が付属して
いる。また、利得調整回路３１４は、すべての定電流源
３１１の出力電流値をその比を保ったまま変化させる。

これらの定電流源３１１としては、例えば、第３図中に
示す如きバイポーラトランジスタと抵抗器とからなる定
電流源回路が、また、較正回路３１２および利得調整回
路３１４としては、例えば、第３図中に示す如き小規模
なりＡ変換回路等が考えられる。校正値保持回路３１３
としては、−数的なレジスタ回路等が考えられる。

一方、第１図に示した較正値検出回路５は、第４図に示
す如く、較正用コンパレータ５１と、アップダウンカウ
ンタ（以下、ｒＵ　Ｄ　Ｃ」という）５２と、負荷抵抗
５３とからなる。なお、コンパレータ出力はＵＤＣ５２
のＵＰ／ＤＯＷＮ制御入力に接続されている。

上述の如く構成される主ＤＡＣ３の較正は、以下のよう
に行われる。まず、主ＤＡＣ３中の各定電流源３１１は
、スイッチの切替えによって、一つずつ順次この較正用
コンパレータ５１の入力端の一方に接続される６次に、
その電流値と負荷抵抗５３とで発生する電圧が、外部か
ら与えられる基準電圧Ｖ　ｒｅｆと比較される。

定電流源３１１の出力電流と負荷抵抗５３とで発生する
電圧が上記Ｖｒｅｆより大きかった場合、コンパレータ
５１の出力は論理Ｉｔ　Ｉ　ＩＴレベルとなり、これを
受けてＵＤＣ５２は、その出力ディジタル値を１ずつ増
加させる。これを受ける較正回路３１２は、定電流源３
１１のトランジスタのベース電位を」二げて、定電流源
３１１の出力電流を増加させる。この結果、定電流源３
１１の出力電流と負荷抵抗５３とで発生する電圧は下降
しＶｒｅｆより小さくなる。そのため、今度はコンパレ
ータ５１の出力は論理″○″となり、ＵＤＣ５２は出力
値を減少させて、較正回路３１２は定電流源３１１の出
力を減少させる。そして、再びコンパレータ出力は論理
Ｉｔ　Ｉ　ＴＴどなる。この動作が繰り返され、ＵＤＣ
５２出力が収束するようになったら、その時のＵＤＣ５
２の出力を較正値として、校正値保持回路３１３に記憶
させておく。

そしてＡＤ変換動作時には、この較正値によって補正さ
れた出力を出すようにする。

このような動作をすべての定電流源３１１に対して行え
ば、それらの出力値はすべて等しいものとなり、主ＤＡ
Ｃ３として見たときには、その非直線性誤差が低減され
る。このため、この主ＤＡＣ３を用いた逐次比較型ＡＤ
変換器は、その非直線性誤差が低減される。なお、セグ
メン１へ型定電流源列３１を構成する定電流源の数は、
ＤＡ変換回路３への入力ビツト数をＮとすると、２Ｎ−
１個あれば十分である。しかし、定電流源を２Ｎ−１個
より多く用意すれば、ＡＤ変換動作時に使用されずに余
っている定電流源の較正を、ＡＤ変換動作と並行してか
行うことができることになり、自己較正のための時間を
、ＡＤ変換動作に使用する時間以外に取る必要がなくな
る。

主ＤＡＣ３の非直線性誤差を上記の方法で較正した後、
主ＤＡＣ３へのディジタル入力の全ビットを論理ｉｔ　
１　＋ｒとしてフルスケール出力させ、アナログ入力端
Ｖｉｎにはフルスケール電圧を与え、変換用比較器１を
ＵＤＣ５１に接続し、ＵＤＣ５２の出力を前述の利得調
整回路３１４に接続する。利得調整回路３１４は、主Ｄ
ＡＣａ中のセグメント型定電流源列３】のすべての定電
流源の出力電流を、それらの比を保ったまま変化させる
。このループにおいても、上述の非直線性誤差の較正の
場合と同様にＵＤＣ５２の出力の収束が起こり、収束時
のＵＤＣ出力を利得較正値として利得調整回路３１４に
使用すれば、主ＤＡＣ３の利得誤差を較正できる。

更に、主ＤＡＣ３へのディジタル入力の全ビットを論理
＋１０　ＩＴとしてゼロスケール出力させ、アナログ入
力端Ｖｉｎにはゼロスケール電圧を与え、変換用比較器
１をＵＤＣ５１に接続し、ＵＤＣ５２の出力をオフセッ
ト調整回路３１５に接続する。オフセット調整回路３１
５は、主ＤＡＣ３中のセグメント型定電流源列３１の出
力電流に、オフセット電流を重畳させる。このループに
おいても」−記の非直線性誤差の較正、および利得較正
の場合と同様に、ＵＤＣ５２の出力の収束が起こり、収
束時のＵＤＣ出力をオフセット較正値としてオフセット
調整回路３１５に使用すれば、主ＤＡＣ３のオフセット
誤差を較正できる。

なお、この利得誤差較正およびオフセット誤差較正は、
上述のようにフルスケールやゼロスケールで行わずに、
主ＤＡＣ３へのディジタル入力の最上位ビットのみを論
理１７１　ＩＴとした中間スケールで行っても、同様の
効果が得られる。

さて、」二連の第一の実施例では、較正値を見出す方法
として、各定電流源の電流値と負荷抵抗５３とで発生す
る電圧を、外部から与えられる較正用基準電圧Ｖｒｅｆ
と比較する方法を採っていた。しかし、第５図に示す如
く、外部から与えられる基準電圧Ｖｒｅｆの代わりに、
較正用基準電流源１　ｒｅｆと、負荷抵抗５３と同じ値
を持つもう一つの負荷抵抗５４とを用意し、これらで発
生する電圧を用いても同様の効果が得られることは明ら
かである。

更に、第６図に示す如く、上述の較正用基準電流源　Ｉ
　ｒｅｆとして、その時較正を実施している定電流源３
１１以外の他の定電流源３１１を用いて、互いに等しい
電流値になるように較正しても、同様の効果が得られる
ことは明らかである。

一方、このような比較を行う際に必要な負荷抵抗５３お
よび５４の値は、速度が許す限り大きくし、コンパレー
タへの入力振幅を大きくとった方が、コンパレータ自身
のゲインを小さく設定できるため、発振などのトラブル
を避けやすくなる。

次に、本発明の第二の実施例について説明する。

上述の第一の実施例においては、主ＤＡＣ３をセグメン
ト型定電流源列３１によって構成する例を説明した。し
かし、この主ＤＡＣ３を第７図に示す如く、入力ディジ
タル値の上位ビットに対応する部分と下位ビットに対応
する部分とに分け、前者をセグメント型定電流源で、後
者を重み付け定電流源で構成し、前者についてのみ上記
第一の実施例で示したような較正を行っても、実用上充
分な精度を得られる場合もある。

また、セグメント型定電流源３１の替わりに、すべて重
み付け定電流源で構成されたＤＡ変換回路を使用し、 となる如く各定電流源を較正しても、上述の実施例と同
様な効果を得ることができる。但し、上述の式（１）、
（２）中のＩＬ８Ｂ’は、最下位ビット分の電流を発生
させるダミー電流源の出力値を意味している。

次に１本発明の第三の実施例について説明する。

上記各実施例においては、定電流源の値を微小に変更す
る方法として、各定電流源ごとに用意した較正回路３１
２を用いていた。しかし、第８図に示す如く、較正回路
３１２と校正値保持回路３１３を取り除いた主ＤＡＣａ
ａ中に用いる定電流源列とは別に、較正用補助定電流源
７を主ＤＡＣ３ａと並列に設け、その時ＯＮとなる主Ｄ
ＡＣａａ中の定電流源の各々の較正値の総和電流を、こ
の較正用補助定電流源回路７で加えてやることによって
も、前述の実施例と同様の効果を得ることができる。も
ちろん、この場合には、ＤＡ変変換路路中各定電流源の
較正値を、前述の第一、第二の実施例に示した方法等で
、あらかじめ見出しておく必要がある。

次に、本発明の第四の実施例について説明する。

前述の各実施例においては、主ＤＡＣ３の非直線性誤差
を較正する方法として、主ＤＡＣ３の出力電流値を微小
に変化させる方法を採っていた。

しかし、第９図に示す如く、変換用コンパレータ１の入
力に接続されている負荷抵抗４１の値を微小に変化させ
る可変抵抗回路８を設け、主ＤＡＣ３の非線形性を補う
ように、負荷抵抗４１の値を変化させることによっても
、前記実施例と同等の効果を得ることができる。この負
荷抵抗値を微小に変化させる可変抵抗回路８としては、
例えば、第１０図に示す如き、負荷抵抗４１に並列に接
続される複数の小抵抗と、較正する量に応じてそれらの
小抵抗を接続したり切瀬したりする複数のスイッチ群と
からなる回路が考えられる。もちろん、この場合にも、
ＤＡ変変換路路中定電流源の各々に対する負荷抵抗４１
の較正量を、前述の第一、第二の実施例に示した方法等
で、あらかじめ見出しておく必要がある。

〔発明の効果〕

以上、詳細に説明した如く、本発明によれば。

温度変化や経時変化によって生じる非直線性誤差を、常
に較正できる自己較正回路を内蔵した逐次比較型ＡＤ変
換器の、高速化を図ることが出来ると共に、そのような
逐次比較型ＡＤ変換器をバイポーラプロセスによって製
造することが可能となり、高速かつ高精度な自己較正型
ＤＡ変換器および、これを用いる自己較正型ＡＤ変換器
を実現できるという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロック図、第２
図は第１図中の主ＤＡＣに使用されているセグメント型
定電流源列の詳細図、第３図は第２図中の定電流源と較
正回路の具体例を示す図、第４図は第１図中の較正回路
の詳細を示す図、第５図は第４図の較正回路で使用する
基準となる電圧の第２の発生方法を示す図、第６図は第
４図の較正回路で使用する基準となる電圧の第３の発生
方法を示す図、第７図は本発明の第二の実施例の主ＤＡ
変換回路部分の詳細を示す図、第８図は本発明の第三の
実施例を示すブロック図、第９図は本発明の第四の実施
例のブロック図、第１Ｏ図は第９図中に示された負荷抵
抗を微小に変化させる手段の一例を示す図、第１１図は
従来の例を示す図である。 １：変換用コンパレータ、２　：　５ＡＲ１３，３ａ：
主ＤＡ変換回路、３１：セグメント型定電流源列、３１
１：定電流源、３１２：較正回路、３１３：校正値保持
回路、３１４：利得調節回路、３１５：オフセット調節
回路、３２：セグメントデコーダ、４１．４２：負荷抵
抗、５：較正値検出回路、５１：較正用コンパレータ、
５２ニアツブダウンカウンタ、５３，５４：負荷抵抗、
６：ラッチ回路、７：較正用補助定電流源回路、８：可
変抵抗回路。 筒 図 第 図 第 図 第 図 ＬＫ 第 図 第 図 ＬＫ 第 し１ 第 図

Claims (1)

1. 【特許請求の範囲】 １、複数の定電流源あるいは定電圧源で構成されるＤＡ
   変換器において、前記定電流源あるいは定電圧源各々の
   出力電流値あるいは電圧値を変化させることによって、
   前記ＤＡ変換器の出力の非直線性誤差、オフセット誤差
   、利得誤差のいずれかを低減させることを特徴とする自
   己較正型ＤＡ変換器。 ２、前記定電流源あるいは定電圧源の各出力電流値ある
   いは電圧値を変化させる手段を有することを特徴とする
   請求項１記載の自己較正型ＤＡ変換器。 ３、前記複数の定電流源あるいは定電圧源が、同一の電
   流値あるいは電圧値を出力する定電流源あるいは定電圧
   源である、セグメント型ＤＡ変換器であり、該定電流源
   あるいは定電圧源の出力電流値あるいは電圧値がすべて
   同じ値になるように較正することを特徴とする請求項１
   または２記載の自己較正型ＤＡ変換器。 ４、入力ディジタル値の上位ビットに対応する定電流源
   あるいは定電圧源はセグメント型定電流源列あるいは定
   電圧源列で、下位ビットに対応する定電流源あるいは定
   電圧源は、２進符号に対応して重み付けされた定電流源
   列あるいは定電圧源列で構成され、上位ビットに対応す
   るセグメント型定電流源列あるいは定電圧源列中のすべ
   ての定電流源あるいは定電圧源の値が、下位ビットに対
   応する重み付け定電流源列あるいは定電圧源列のフルス
   ケール出力に最下位ビット分の電流値あるいは電圧値を
   加えた値と同じ値となるように較正されることを特徴と
   する請求項１または２記載の自己較正型ＤＡ変換器。 ５、前記セグメント型定電流源列あるいは定電圧源列が
   、入力ディジタル値のビット数をＮとしたとき、２＾Ｎ
   個以上の数の定電流源あるいは定電圧源からなることを
   特徴とする請求項３または４記載の自己較正型ＤＡ変換
   器。 ６、前記２進符号に対応して重み付けされた各定電流源
   列あるいは定電圧源列を構成する定電流源あるいは定電
   圧源の出力電流値あるいは電圧値を、当該定電流源ある
   いは定電圧源より下位のビットに対応するすべての定電
   流源あるいは定電圧源の、出力電流値あるいは電圧値の
   総和と最下位ビット分の電流値あるいは電圧値を加えた
   値と同じ値になるように較正することを特徴とする請求
   項４記載の自己較正型ＤＡ変換器。 ７、前記定電流源の出力電流の較正値を、該出力電流を
   電圧に変換する負荷抵抗と基準電圧源と比較器回路とア
   ップダウンカウンタおよび該定電流源の出力電流を増減
   させる回路とから成る帰還回路によって決定することを
   特徴とする請求項３、４または６記載の自己較正型ＤＡ
   変換器。 ８、前記基準電圧源として、較正される複数の定電流源
   のいずれかを用いることを特徴とする請求項７記載の自
   己較正型ＤＡ変換器。 ９、前記定電圧源の出力電圧の較正値を、基準電圧源と
   比較器回路とアップダウンカウンタおよび該定電圧源の
   出力電圧を増減させる回路とから成る帰還回路によって
   決定することを特徴とする請求項３、４または６記載の
   自己較正型ＤＡ変換器。 １０、前記基準電圧源として、較正される複数の定電圧
   源のいずれかを用いることを特徴とする請項９記載の自
   己較正型ＤＡ変換器。 １１、比較器回路とＳＡＲとＤＡ変換回路とを有する逐
   次比較型ＡＤ変換器において、前記ＤＡ変換回路を複数
   の定電流源で構成し、該定電流源の各出力電流値を変化
   させることによって、該ＡＤ変換器の出力の非直線性誤
   差、オフセット誤差、利得誤差のいずれかを低減させる
   ことを特徴とする自己較正型ＡＤ変換器。 １２、前記定電流源の各出力電流値を変化させる手段を
   有することを特徴とする請求項１１記載の自己較正型Ａ
   Ｄ変換器。 １３、前記複数の定電流源が、同一の電流値を出力する
   定電流源である、セグメント型ＤＡ変換器であり、該定
   電流源の出力電流値がすべて同じ値になるように較正す
   ることを特徴とする請求項１１または１２記載の自己較
   正型ＡＤ変換器。 １４、入力ディジタル値の上位ビットに対応する定電流
   源はセグメント型定電流源列で、下位ビットに対応する
   定電流源は、２進符号に対応して重み付けされた定電流
   源列で構成され、上位ビットに対応するセグメント型定
   電流源列中のすべての定電流源の値が、下位ビットに対
   応する重み付け定電流源列のフルスケール出力に最下位
   ビット分の電流値を加えた値と同じ値となるように較正
   されることを特徴とする請求項１１または１２記載の自
   己較正型該ＡＤ変換器。 １５、前記セグメント定電流源列は、入力ディジタル値
   のビット数をＮとしたとき、２＾Ｎ個以上の数の定電流
   源から構成されることを特徴とする請求項１３または１
   ４項記載の自己較正型ＡＤ変換器。 １６、前記２進符号に対応して重み付けされた各定電流
   源列を構成する定電流源の出力電流値を、当該定電流源
   より下位のビットに対応するすべての定電流源の、出力
   電流値の総和と最下位ビット分の電流値を加えた値と同
   じ値になるように較正することを特徴とする請求項１４
   記載の自己較正型ＤＡ変換器。 １７、前記定電流源の出力電流の較正値を、該出力電流
   を電圧に変換する負荷抵抗と基準電圧源と比較器回路と
   アップダウンカウンタおよび該定電流源の出力電流を増
   減させる回路とから成る帰還回路によって決定すること
   を特徴とする請求項１３、１４または１６記載の自己較
   正型ＤＡ変換器。 １８、前記基準電圧源として、較正される複数の定電流
   源のいずれかを用いることを特徴とする請求項１７記載
   の自己較正型ＤＡ変換器。 １９、比較器回路とＳＡＲおよび電流出力型のＤＡ変換
   回路から成る逐次比較型ＡＤ変換器において、前記ＤＡ
   変換回路の出力電流と負荷抵抗によって参照電圧を発生
   させ、前記負荷抵抗の抵抗値を変化させることによって
   、ＡＤ変換出力の非直線性誤差、オフセット誤差、利得
   誤差のいずれかを低減させることを特徴とする自己較正
   型ＡＤ変換器。 ２０、前記負荷抵抗の抵抗値を変化させる手段を有する
   ことを特徴とする請求項１９記載の自己較正型ＡＤ変換
   器。 ２１、前記該負荷抵抗の抵抗値を変化させる手段が、前
   記負荷抵抗と並列に、複数の抵抗器が任意の数だけ接続
   あるいは切り離しされる回路で構成されることを特徴と
   する請求項２０記載の自己較正型ＡＤ変換器。