JPH02288931A - 非アラインメント・アクセスをサポートするキャッシュ・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、−船釣にデジタル・メモリ・システムに関し
、更に詳しくは、マルチワード・データ・ユニットを記
憶すると共に取り出すシステムに使用するキャッシュ・
メモリに関する。

多くのプロセッサ・システムはプロセッサのデータ及び
（または）命令を与える方法として１つ以上のキャッシ
ュ・メモリを使用する。これらのキャッシュは、しばし
ばマルチプル・ワードのデータを記憶する所定のセット
の記憶位置からデータを取り出すことができるように設
計されている。

しかし、プログラムに柔軟性を持たせるためには、ワー
ドをアドレスする能力が設けられている。

第１図は、代表的なキャンシュ・メモリ１０の図である
。１つのワード・ロケーション１２は、各々２つのワー
ド１２を含むマルチワード・データ・ユニット（ＭＷＤ
Ｕ）１４内で水平方向にグループ化されている。各ワー
ド１２に対して３ビツトのワード・アドレスがアドレス
・バス１６を介してキャッシュに転送される。各シング
ル・１ノード・ロケーション１２ば、括弧によって示さ
れる等価２進数（ｄｅｃｉｍａｌ　ｅｑｕｉｖａｌｅｎ
ｔ）の２進ワード・アドレスによって表示される。

各ワード・アドレスの２つの最上位ビア　１・ば、マル
チワード・フィールド（ＭＷＦ）を形成し、こればキャ
ッシュのＭＷＤＵの１つをアドレスする。キャッシュは
、全てのワード・アドレスでＭＷＳに応答し、１つのキ
ャッシュ・サイクル中にこのフィールドによってアドレ
スされるＭＷＤＵに記す、Ｏされているデータを取り出
す。１ノード・アドレスの最下位ビットは、ＭＷＤＵの
ワード・１．Ｊケーシコンの位置を識別する１つのワー
Ｉ・・フィールド（ＳＷＦ）を形成する。

例えば、ワード・アドレスＩ−００１、Ｊの場合、ＭＷ
Ｆフィールド・ビ・ント［００−１は、二１−ヤソシュ
１０記位されている第１のＭＷＤＵを識別する。

従って、アドレスｒ０００Ｊ及びｒｏｏｌ、Ｊによって
識別されるワードがキャッシュから取り出される。

一般的に、任意の数「Ｍ−１個のワードをＭＷＤｔｌに
含むごとができる。プログラミングに最大限の柔軟性を
持たせるためには、キャッシュは、Ｍ個の連続するワー
ドの全てのグループを、全てのワードが同じＭＷＤＵに
記憶されているか否かに関係なく、取り出すことができ
るように設計されなければならない。

第２Ａ図及び第２Ｂ図は、２つのデータ・アライメント
の構成を示す。第２Ａ図の場合、ロケーションｒ　ＯＯ
Ｏ、Ｊ及びｒ　ｏ　ｏ　ｉ　、−＋に記憶されているワ
ードが取り出されなげればならない。いずれのアドレス
も同じＭＷＦを有し、ＭＷＦに応答してキャッシュから
取り出される。従って、取り出されるべきワードは、Ｍ
ＷＤＵとアライメントされ、１つのキャッシュ・サイク
ルの中で取り出すことができる。

第２Ｂ図の場合、ロケーションｒｏｏＩＪ及びＩＱ　１
０Ｊに記憶されているワードが取り出されなければなら
ない。これらのアライメントされていないワードのアド
レスのＭＷＦは異なっており、これらのワードは異なっ
たＭＷＤＵに記憶されている。従って、両方のＭ　Ｗ　
ｉ）　１．Ｊからのデータは、２つの取り出しサイクル
にわたって取り出されなげればならず、各々のＭＷＤＵ
からの所望のワードはマージされなければならない。

幾つかの現存する装置の場合、この２番目の取り出しは
ハードウェアによって自動的に処理されるが、他の装置
の場合にはアライメントされていないメモリを参照する
ことによって２番目の取り出しとマージを行うソフトウ
ェアがトランプされる。

従って、アライメンＩ・されていないデータを取り出す
には別の時間が必要であり、このことＱこよってブロセ
ンザ全体の性能にペナルティが課・けられる。

（発明の概要） 本発明は、ワードのシーケンスがメモリ・システムのワ
ー］−の境界とアライメントされていると否とにかかわ
らず、１つのメモリ・リーイクルで所定のシーケンスの
ワードを取り出すメーしり・システムに関する。所定の
ＭＷＤｔＪのワードは別のメモリ・ユニット内に記ｔａ
され、このユニットでは、各メモリ・ユニットの記ｇｏ
ケーシコンが所定のＭＷＤＵのワードのワード・アドレ
スのＭＷＦによってアドレスされる。

アドレス処理用のハードウェアは、メモリ・ユニットの
アドレス・ポートに設けられる１セットの変更されたＭ
ＷＩ”を発生ずるために所定のシーケンスの第１ワード
のワード・アドレスを使用する。これらの変更されたＭ
ＷＦは、メモリ・ユニットからシーケンスになっている
ワードをアクセスするが、これらのワード４１所定のシ
ーケンスのワードと同じ順序になっていない。

メモリ・ユニットの出力は、データ供給装置の入力に接
続され、この装置は制御フィールドとしてシーケンスの
第１ワードのＳＷＦを使用する。

このデータ供給装置は、メモリ・コ、ニットの出力を出
力ハスに接続し、シーケンスになっているワードを正し
い順序でこのハスに転送する。

本発明の１つの特徴によれば、アドレス処理用のハード
ウェアは１セツトの増分器（インクリメンタ）を有し、
これらは所定のシーケンスの第１ワードのワード・アド
レスを受け取るために使用される。各々の増分器がイン
クリメントされたワード・アドレスのＭＷＦは関連する
メモリ・ユニットのアドレス・ポートに加えられる。各
々の増分器のインクリメント量はＭＷＤＵの関連するメ
モリ・ユニットに記憶されているワードの位置によって
決められる。例えば、２つのワードのシステムの場合、
第１　（偶数）のメモリ・ユニットに対するインクリメ
ントは行われず、第２　（奇数）のメモリ・ユニットに
対してば１だけインクリメントが行われる。

これ以外の特徴及び利点は、添付図面及び下記の詳細な
説明を参照することによって明らかとなる。

（好適な実施例） 本発明の好適な実施例を図面を参照して説明するが、同
一の参照番号は幾つかの図を通して同じ対応する部品を
識別する。第３図は、２つのワードを含むマルチワード
・データ・ユニット（ＭＷＤＵ）を有する実施例の概略
図を示す。

第３図で、Ｎ＋１ビツト・アドレス・バス３０は＋１増
分器３２の入力に接続される。第１アドレス・バス１０
は、Ｎビットの奇数ＭＷＦバス３４と１ビツトの非アラ
イメント　（ｕｎａｌｉｇｎｅｄ）ピント・バス３６に
分岐する。本明細書では、最下位アドレス・ビット（Ｌ
　Ｓ　Ｂ）はＮで表され、最上位ビン）（ＭＳＢ）は０
で表わされる。部分的アドレス・フィールドは＜１：ｋ
＞で表され、ここで１はＭＳＢであり、ｋはＬＳＢであ
る。増分器（インクリメンタ）３２の出力はＮビットの
偶数ＭＷＦバス３８に接続される。

偶数ＭＷＦバス３８の選択線は偶数キャッシュ４０のア
ドレス入力、偶数タグ記憶装置４２のアドレス入力、及
び偶数タグ記憶装置４２と偶数キャッシュ・ヒツト比較
器４４のデータ入力に接続される。同様に、奇数ＭＷＦ
バス３４の選択線は奇数キャッシュ４６のアドレス人力
、奇数タグ記憶装置４９のアドレス入力、及び奇数タグ
記憶装置５ 置４８と奇数キャッシュ・ヒント比較器５０のデータ入
力に接続される。

第１データ出力マルチプレクサ５２と第２データ出力マ
ルチプレクサ５４は、いずれも０と１の入力ポート、非
アライメント・ビット・バス３６に接続された制御ポー
ト及び第１データ出力バス５６と第２データ出力バス５
８に接続された出力ポートをそれぞれ有する。偶数キャ
ッシュ４０のデータ出力ポートは、第１データ出力マル
チプレクサ５２の０入カポートと第２データ出力マルチ
プレクサ５４の１入カポートに接続される。奇数キャッ
シュ４６のデータ出力ポートは、第１データ出力マルチ
プレクサ５２の１入カポートと第２データマルチプレク
ザ５４の０入カポートに接続される。

第１及び第２データ入力マルチブレクサ６０．６２は、
いずれもＯと１の入力ポート、非アライメント・ビット
・バス４６の制御ポート及び第１データ入力バス６４と
第２データ入力バスに接続された出力ポートをそれぞれ
有する。第１データ人力マルチプレクサ６０のデータ出
力ポートは偶数キャッシュ４０のデータ入力ポートに接
続され、０入カポートは第１データ・バス６４に接続さ
れ、１入カポートは第２データ入力バス６６に接続され
る。第２データ入カマルチブレクサ６２のデータ出力ポ
ートは奇数キャッシュ４８のデータ入力ポートに接続さ
れ、０入カポートは第２データ入力バス６６に接続され
、１入カポートは第１データ人力バス６４に接続され、
１入カポートは第１データ入力バス６４に接続される。

第３図に示すこのシステムの動作を第１図乃至第３図を
参照して説明する。第１図を参照して、図の左側の偶数
ワード（ワードＯ１２，４等）は偶数キャッシュ４０の
連続した記憶場所に記憶される。図の右側の奇数ワード
（ワード１．３．５等）は奇数キャッシュ４６の連続し
た記憶場所に記憶される。ワード・アドレスのＭＷＦは
キャッシュ４０と４６の記憶場所をアドレスするために
機能する。ＭＷＦｒＯＯＪは偶数キャッシュ４０からワ
ード（０）を取り出し、奇数キャッシュからワード　（
１）を取り出ず。ＭＷＦｒＯ］ｊば偶数キャッシュ４０
からワード（２）を取り出し、奇数キャッシュ４６から
ワード（３）を取り出す等々である。このワード・アド
レスのＬＳＢ　（最下位ビット）はシングル・ワード領
域（ＳＷＦ）であり、偶数キャッシュ４０に記ｔａされ
たワードに対しては常に「Ｏ−１であり、奇数＝１−ヤ
ノシュ４６に記憶されたワードに対し２ては常に「］］
である。

先ず、第２Ａ図に示すアライメントされたメモリ・リフ
ァレンスを説明する。取り出されるべきワードは（０）
と（１）である。従って、取り出されるべきセソ１〜の
ワードの第１ワードに対するワード・アドレスはｒｏ　
ＯＯＪであり、両方のワードに対するＭＷＦはｒ　００
−１である。このＭＷＦは奇数ＭＷＦバスの奇数キャッ
シュ４６のアドレス・ポートに転送され、ワード（１）
は奇数キャッシュ４６のデータ出力ポートで出力される
。ワード・アドレス全体は、増分器３２によってインク
リメントされ、この増分器３２はワード・アドレスを（
０００）から（００１）に変更する。

ＭＷＦはこの増分によって変化しないことに留意するこ
と。従って、ＭＷＦｒｏｏＪば偶数キャッシュ４０のア
ドレス・ポートに転送され、その結果、ブーＦ’（０）
が偶数キャッシュ４０のデータ出力ポートで出力される
。「０」に等しいＳＷＦがマルチプレクサ５２と５４に
転送され、これによって各マルチプレクサの０人力がそ
れぞれのマルチプレクサの出力ポートに接続される。従
って、第２Ａ図に示すように、ワード（０）が第１デー
タ出力ハス５６に転送され、ワード（１）が第２データ
出力バス５８に転送される。

次に、第２Ｂ図に示すアライメン１−されないリファレ
ンスを説明する。取り出されるべきセットのワードの第
１ワードの第１ワード・アドレスｒｏｏＩＪのＭＷＦフ
ィールドは「ＯＯ」でありＳ　Ｗ　Ｆは「］」である。

このＭＷＦは奇数ＭＷＦパス３４の奇数キャッシュ４６
のアドレス・ホトに転送され、ワード　（１）は奇数キ
ャッシュ４６のデータ出力ポートで出力される。ワード
・アドレス全体は、増分器３２によってインクリメント
され、この増分器３２によってワード・アドレスばｒｏ
Ｏ］、Ｊからｒｏ　１０Ｊに変更される。

従って、ＭＷＦは０１に変更されて偶数キャッシュ４０
のアドレス・ポートに転送され、その結果、ワード（２
）は偶数キャッシュ４０のデータ出力ポートで出力され
る。「１」に等しいＳＷＦは、マルチプレクサ５２と５
４に転送され、これによって各マルチプレクサの１の入
力がそれぞれのマルチプレクリ・の出力ポートに接続さ
れる。従って、第２Ａ図に示すように、ワード（１）は
第１デタ出力バス５６に転送され、ワード（２）は第２
データ出力ハス５８に転送される。

−Ｌ述したところに鑑みて、第３図に示すシステムが１
つのキャソシュザイクルでアライメントされたデータだ
けでなくアライメントされないデータの取り出しをも可
能にすることが明らかである。

従って、アライメン１−されないデータを取り出すこと
と関連する性能上のペナルティ−がなくなる。

別のタグ記憶装置４２と４８及びキャッシュ４゜ヒソｌ
−比較器が必要であるが、その理由はアライメン１−さ
れないリファレンスがキャッシュ線の境界を横切る可能
性があるからである。従って、偶数キャッシュ４０と奇
数キャッシュ４６のいずれかは他方がヒントを行ってい
る間にキャッシュ・ミスを行う可能性がある。この回路
の機能は標準的なものであり、本発明の一部を構成する
ものではない。

第１及び第２データ入力マルチプレクサ６０と６２は、
データ出力マルチプレクサに対してアナログ的な手法で
機能しアライメントされたリファレンスまたはアライメ
ントされないリファレンスを１つのキャッシュ・サイク
ル中にキャッジ、ブーに載置する。

なお、この第３図の装置は、以下の形式のものに変形す
ることができる。大部分のメモリ・システムはメモリ・
アドレスを記憶するために、パイプレジスタを有し：い
る。このようなレジスタは、またこの第３図の実施例に
付加することが可能である。これらのアドレス・レジス
タは入カアドレス、第１及び第２アドレス、または偶数
及び奇数アドレスを捕捉することができる利点がある。

また、データ・レジスフは、偶数または奇数データのい
ずれかを入力または出力に保持することもできる。

本発明は、特定の数のワードを有するいずれかのＭＷＤ
Ｕに限定されるものではない。第４図ないし第６図は、
各ＭＷＤＵが４ワードを有するシステムを示す。第４Ａ
図乃至第４Ｄ図は、４つの可能なアライメントの場合を
示す。各ワードに対するＳＷＦは２ピツ１へのフィール
ドである。

第５図を参照して、第１キヤツシユ４０（０）は各ＭＷ
ＤＵに第１ワードを記憶し、第２キヤツシユ４０　　（
１）は第２ワードを記憶し等々である。

選択されたＭＷＤＵ内の全てのワードのワード・アドレ
スのＭＷＦは各キャッシュ４０から選択されたＭＷＤＵ
のワードをアクセスする。

動作上、取り出されるべき所望のセットの４つのシーケ
ンスになったワードの第１ワードのワード・アドレスが
アドレス・バス３０に載置される。

増分器３２は、このワード・アドレスを受け取り、所望
のセットのこれらのワードを各キャッシュ４０から取り
出すために必要はＭＷＦフィールドを発生する。

データ・スイッチ１００は、第４Ａ図ないし第４Ｄ図に
従って取り出されたワードの順序を決めるためにＳＷＦ
フィールドによってｍｌｆ卸される。

第６図は、異なったＳＷＦのフィールドに対するデータ
・スイッチ１００の入力及び出力の相互接続を示す表で
ある。

第７図ば２ワードのＭＷＤＵを有する実施例を示し、こ
のＭＷＤＵは、取り出されるべき１対のワードの第１ワ
ード・アドレスのベース・アドレスとオフセットから直
接必要とされるＭＷＦを発生する。

第１及び第２加算器７０と７２は各々０と１のデータ人
力、キャリー・イン入力及びデータ出力を有する。これ
らの加算器によって発生された合計のＭＷＦのみが偶数
バス３４と奇数バス３８に転送される。ベース・アドレ
ス・バス７４は加算器７０と７２の各々のＯデータ入力
に接続され、オフセット・バス７６は加算器７０と７２
の各々の１データ入力に接続される。ベース・アドレス
・バス７４とオフセット・バス７６とのＬＳＢ線７線表
８０は、エクスクル−シブＯＲデーＩ・８２の入力ポー
トに接続される。ＥＯＲゲート８２の出力は第１加算器
７０のＣＩ大入力接続されると共に第３図のマルチプレ
クサ５２．５４．６０及び６２の制御ポートに接続され
る。このシステムの残りの部分は第３図に示すものと同
様である。

動作」−２ＸＯＲされたＬＳＢの状態が第１加算器７０
に加えられて偶数アドレスの正しいインクリメントを行
い、正しいＭＷＦが偶数キャッシュ４０に転送され取り
出されたワードを正しく順序付ける制御信号としてマル
チプレクサに加えられることを保障する。

本発明は、好適な実施例を参照して説明された。

マルチワード・ユニットのワード数及び１ワードのビッ
ト数は必要に応じて変更されてもよく、これば本発明を
限定するものではない。更に上述の説明ではＭＷＤＵは
、最下位アドレスを有する左端のワードとアライメント
された。しかし、本発明は、ＭＷＤＵの右端のワード数
が最下位アドレスを有するシステムにも同様に適用可能
である。

これ以外の変更及び置換えは当業者にとって明らかであ
る。従って、本発明は、添イづの特許請求の範囲以外に
よって限定されないこを意図するものである。

【図面の簡単な説明】

第１図は、キャッシュ・メモリ・システムの概略図であ
る。 第２Ａ図及び第２Ｂ図は、２ワード・システムに対する
アライメントされたリファレンスとアライメントされな
いリファレンスを示す概略図である。 第３図は、２ワード・システムの好適・な実施例のブロ
ック図である。 第４八図ないし第４Ｄ図は、４ワード・システムのアラ
イメントされたリファレンスとアライメントされないリ
ファレンスを示す概略図である。 第５図は、４ワード・システムの好適な実施例のブロッ
ク図である。 第６図は、データ・スイッチの動作を示す表である。 第７図は、別のアドレス処理システムのブロック図であ
る。 １０・・・・・・メモリ １２・・・・・・ワード・ロケーション１４・・・・・
・マルチ・ワード・データ・ユニソｌ−３０，３４，３
８，５６，７４・・・・・・ハス３２・・・・・・増幅
器 ４０・・・・・・偶数キャッシュ ４６・・・・・・奇数キャッシュ ４２．４８・・・・・・タグ記憶装置 ５２．５４．６０．６２・・・・・・マルチプレクサ７
０．７２・・・・・・加算器 ８２・・・・・・Ｅ（エクスクル−シブ）ＯＲゲート１
００・・・・・・データ・スイソチ ■、小事件表示 平成１年特許願第２７３６０２号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平成２年２月２７日

Claims (1)

1. 【特許請求の範囲】 １、取り出されるべき一対のワードを参照するためのメ
   モリ・ワード・アドレスを受け取るデータ処理システム
   用キャッシュ・メモリ装置において、 上記のメモリ・ワード・アドレスに応答して前記参照ワ
   ードの第１キャッシュ・アドレス及び第２キャッシュ・
   アドレスを発生する手段；上記の第１及び第２キャッシ
   ュ・アドレスにそれぞれ応答して取り出されるべき第１
   及び第２ワードを記憶する偶数キャッシュ及び奇数キャ
   ッシュ；及び 上記の取り出されたワードを受取り、メモリ・ワード・
   アドレスに応答して上記の取り出されたワードを第１及
   び第２の読み出されたデータ値として順序づけるデータ
   供給手段とを備え、第１の読み出しデータ値が前記受け
   取られたメモリ・ワード・アドレスによってアドレスさ
   れるワードであることを特徴とするキャッシュ・メモリ
   装置。 ２、所定のグループのＮ個のワード・ロケーションに記
   憶され、メモリ内の残りのワードに対して固定されたワ
   ード境界を有するワードによって構成されるマルチワー
   ド・データ・ユニット（ＭＷＤＵ）が１つの取り出しサ
   イクル中にメモリから取り出される形式のデータ処理装
   置であって、メモリ内の所定のワード・ロケーションが
   、所定のワードの含まれている所定のマルチワード・デ
   ータ・ユニットを識別するマルチワード・フィールド（
   ＭＷＦ）と所定のＭＷＤＵ内の所定のワードのロケーシ
   ョンを識別する単一ワード・フィールド（ＳＷＦ）とを
   有するワード・アドレスによって識別される上記のデー
   タ処理装置に於けるシステムであって、所定のセットの
   連続したワードが第１と第２のＭＷＤＵの固定された境
   界とアライメントされていると否とにかかわらず、この
   所定のセットのワードを１つの取り出しサイクルで取り
   出し、このセットが１セットの第１と第２の連続するＭ
   ＷＤＵに含まれている上記のシステムにおいて、上記の
   システムは： Ｎ個のメモリ・ユニットの順序づけられたセットであっ
   て、各ユニットのＭＷＤＵ内のワードのワード・アドレ
   スのＭＷＦによって識別された記憶位置にある各ＭＷＤ
   Ｕ内のＮ個のワードの異なった１つを記憶し、各ＭＷＤ
   Ｕ内の第１のワードは上記のメモリ・ユニットの中の第
   １ユニットに記憶され、第２のワードは第２ユニットに
   記憶される等々である上記のメモリ・ユニット； Ｎ個の変形されたＭＷＦの順序づけられたセットを形成
   する手段であって、第１の変形されたＭＷＦは取り出さ
   れるべきセットのワードの中の第１ワードのワード・ア
   ドレスのＭＷＦに等しく、第２の変形されたＭＷＦは１
   インクリメントされることによって取り出されるべきセ
   ットのワードの中の第１ワードのワード・アドレスのＭ
   ＷＦに等しく、第３の変形されたＭＷＦは２インクリメ
   ントされることによって取り出されるべきセットのワー
   ドの中の第１ワードのワード・アドレスのＭＷＦに等し
   い等々であり、第１の変形されたアドレスは上記の第１
   メモリ・ユニットからワードを取り出すために使用され
   、第２の変形されたアドレスは上記の第２メモリ・ユニ
   ットからワードを取り出すために使用される等々である
   上記の手段；及び 上記のメモリ・ユニットから取り出されたワードを上記
   のワードを受け取る１セットの入力ポート、取り出され
   るべき上記の順序づけされたセットのワード中の第１ワ
   ードのワード・アドレスのＳＷＦを受け取る制御ポート
   及び順序づけされたセットの出力ポートを有し、上記の
   受け取られたＳＷＦに制御されて上記の受け取られたワ
   ードを上記の順序づけされたセットの出力ポートに供給
   するデータ供給装置であって、上記の順序づけされたセ
   ット内の第１ワードは上記の第１出力ポートに供給され
   、第２ワードは上記の第２出力ポートに供給される等々
   であり、その結果、連続するワードのセットが、第１及
   び第２ＭＷＤＵのワード境界とアライメントされている
   と否とにかかわらず、１つの取り出しサイクル内に取り
   出される上記のデータ供給装置によって構成されること
   を特徴とするシステム。 ３、所定のグループのＮ個のワード・ロケーションに記
   憶され、メモリ内の残りのワード・ロケーションに対し
   て固定されたワード・ロケーション境界を有するワード
   によって構成されるマルチワード・データ・ユニット（
   ＭＷＤＵ）が１つの取り出しサイクル中にメモリから取
   り出される形式のデータ処理装置に於けるシステムであ
   って、所定のセットのワード・ロケーションが第１と第
   ２のＭＷＤＵの固定された境界とアライメントされてい
   ると否とにかかわらず、第１及び第２の連続したＭＷＤ
   Ｕのセットに含まれる所定のセットの連続したワード・
   ロケーションからワードを１つの取り出しサイクルで取
   り出し、所定のセットが第１及び第２ＭＷＤＵの境界と
   アライメントされない場合、所定のセットのワード・ロ
   ケーションが第１ＭＷＤＵに含まれる第１サブセットの
   ワード・ロケーションと第２ＭＷＤＵに含まれる第２サ
   ブセットのワード・ロケーションによって構成される上
   記のシステムにおいて：上記のシステムは： １つの取り出しサイクル中に第１及び第２サブセットの
   ワード・ロケーションに記憶されているワードを取り出
   す手段；及び 所定のセットのワード・ロケーションの順序づけに対応
   するため上記の取りだしたワードを連続的に順序づける
   手段によって構成されることを特徴とするシステム。 ４、第１ＭＷＤＵが第１ＭＷＤＵアドレスによって取り
   出され、第２ＭＷＤＵが第２ＭＷＤＵアドレスによって
   取り出れ、上記の取り出し手段が： Ｎ個の別個にアドレス可能なワード記憶装置を有するメ
   モリ・ユニットであって、所定のＭＷＤＵのＭＷＤＵア
   ドレスを与えられた場合、各ワード記憶装置がワード記
   憶ロケーションの中の１つのロケーションに記憶されて
   いるワードを取り出す上記のメモリ・ユニット；及び第
   １サブセットのワード記憶位置の中のワード記憶位置に
   ワードを記憶するワード記憶装置のみに第１ＭＷＤＵの
   ＭＷＤＵアドレスを設け、第２サブセットのワード記憶
   位置の中のワード記憶位置にワードを記憶するワード記
   憶装置のみに第２ＭＷＤＵのＭＷＤＵアドレスを設ける
   手段によって構成されることを特徴とする請求項３記載
   のシステム。 ５、１つの取り出しサイクル中に取り出すべきアライメ
   ントされた連続データ・ワードの複数対を記憶する偶数
   及び奇数キャッシュを有するデータ処理システムであっ
   て、各ワード・アドレスが偶数及び奇数キャッシュとア
   ライメントされた一対のワードを識別する一対のフィー
   ルドと上記の一対のワードの位置を識別するワード・フ
   ィールドを有する上記のデータ処理システムで、１つの
   取り出しサイクル中に一対のアライメントされていない
   一対のワードを取り出す方法に於いて、上記の方法は： 第１ワードを偶数キャッシュの各々のアライメントされ
   た対に記憶し、第２ワードを奇数キャッシュの各々のア
   ライメントされた対に記憶するステップであって、各第
   １及び第２ワードが対になったいずれかのワードのワー
   ド・アドレスの対になったフィールドによってアクセス
   される上記のステップ； 第１ワードの第１ワード・アドレスをアクセスされるべ
   き一対のワードに設けるステップであって、上記の第１
   ワード・アドレスのワード・フィールドが、その対がア
   ライメントされているか否かを指示する上記のステップ
   ； 上記の第１ワード・アドレスの対になったフィールドを
   奇数キャッシュに設けて奇数対のワードを取り出すステ
   ップ； 上記の第１ワード・アドレスをインクリメントしてイン
   クリメントされたアドレスを形成するステップ； 上記のインクリメントされたアドレスの対になったフィ
   ールドを偶数キャッシュに設けて偶数対のワードを取り
   出すステップ；及び 上記の取り出されたワードを正しく順序づけるために上
   記の指示を使用するステップによって構成されることを
   特徴とする方法。