JPH02289006A - 浮動小数点加算器においてオペランドの仮数を加算し、減算する回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル加算器の分野に関するものであり、更
に詳しくいえば浮動小数点数の加算と減算に関するもの
である。

〔従来の技術〕

どのようなコンピュータまたはどのようなマイクロプロ
セッサの心臓部はプロセッサ自身である。

任意のプロセッサの１つの主な機能は、プロセッサへの
各種の人力に対して算術演算また＃ｉ論理演算を行うこ
とができるそれの能力である。プロセッサにおいて算術
演算と論理＠算を行うために従来各種のやシ方が知られ
ている。はとんどのブ「コセツサに固有の必要な１つの
算術機能は、２つの数を加算する能力である。デジタル
プロセッサにおいて和を得るために２つの数を加え合わ
せる数値演算は従来の技術において周知である。更に、
差を得るために第１の数から第２の数を差し引く演算も
従来の技術において周知である。典型的には、はとんど
のデジタルプロセッサにおいては減算演算を行う九めに
補数の加算が利用される。

しかし、コンピュータまたはプロセッサにおいてそのよ
うな演算を行うと、２つの数の和と差の少くとも一方を
供給するためのハードウェア回路を用いるという困難が
伴う。プロセッサが半導体装置まで小型化された、すな
わち、シリコンチップ上に構成されるようになるにつれ
て、２つの数の加算と減算の少くとも一方を最もうまく
やるやシ方の決定に別の制約が役割を演する。また、加
算を行う次めに必要な時間が、テップ間通信時間ではな
くて加算を行う之めに必要な時間が主な遅延を構成する
から、他の処理機能を行う他の回路と同じ集積回路チッ
プに加算器が構成される時には、加算と減算の少くとも
一方の速度を高くすることが重要である。したがって、
２つの数の加算／減算の計算時間を短くするとプロセッ
サの速度が大幅に向上する。

２つの数の加算と減算の少くとも一方を行うよシ効率的
で、正確な１つの技術は、浮動小数点演算を行う次めに
加算器を用いることである。浮動小数点演算においては
、数は指数と仮数で表される。小数（または２進）点の
左側に１つの非零数が存在するように仮数は正規化され
る。たとえば、１０進数４９５６．４３は＋４．９５６
４３ｅ＋３として表される。デジタルプロセッサにおい
て用いられる２進演算においては、仮数の最上位のビッ
ト（ｍｓｂ）として１の値を有し、そのｍｓｂの後に浮
動小数点を並べることにより仮数は表される。

従来技術において知らされている通常の浮動小数点加算
／減算においては、２つの数の和と差を求めるために下
記のステップが典型的に要求される。第１のステップに
おいては、２つのソース演算数の指数が比較され、減算
される。第２のステップにおいては、小さい方の演算数
の仮数を指数の差だけ右へ桁送シすることにより仮数の
整列が行われる。第３のステップにおいては、加算を行
うのであれば、加算を行う。減算を行うのであれば典型
的には２の補数加算が行われる。ステップ４においては
、結果が負の値であるならば結果が後で補数をとられる
。第５のステップにおいては、先行零の数を走査するた
めに先行零符号器を一般的に用いることによシ先行零検
出が行われる。２つのソース演算数の減算において演算
数の大きさが互いに非常に近いとすると、結果は典型的
に先行零を有する。ステップ６においては、得た仮数を
正規化するために、仮数を先行零の数だけ左へ桁送りす
ることにより後正規化が行われる。一般に同時に、共通
の指数が桁送シされた量だけ減算される。ステップ７に
おいては、丸め演算が行われる。このステップは基本的
には、結果の最下位ピッ）（ｔａｂ）を丸めるための別
の加算演算である。最後に、ステップ８においては、ス
テップ７の丸め演算によってあぶれが生じたとすると、
仮数は右へ桁送りされ、その結果の仮数の指数が増加さ
せられてあぶれを補償する。

各種の浮動小数点規格を利用できるが、最もよく知られ
ていて、広く受は容れられている１つはアイイーイーイ
ー（ＩＥＥＥ）（インステイテユートｅオプ・エレクト
リカル・アンド・エレクトロニック・エンジニャス、ア
イエヌシー−（Ｉｎ５ｔｉｔｕｔｅ　　ｏｆ　ＦＪｌｅ
ｃｔｒｉｃａｌ　　ａｎｄ　ＥｌｅｃｔｒｏｎｉｃＥｎ
ｇｉｎｅｅｒｓ、　Ｉｎｃ、）　）　バイナリ・フロー
ティング・ポイント−スタンダード（Ｂｉｎａｒｙ　Ｆ
ｌ。

ａｔｉｎｇ　Ｐｏ１ｎｔ　５ｔａｎｄａｒｄ）　（２進
浮動小数点規格）７５４　である。しかし、ＩＥｆ２Ｅ
７５４　浮動小数点規格の実現においては、上記従来の
一連のステップは典型的には直列に行われる。すなわち
、前のステップにおいて結果を得るまで次のステップの
実行を待たなけれはならない。

そうすると、加算／減算演算を実行するためにクロック
サイクルの総数をどのように減少しても加算／減算演算
を実行するためのより高速のプロセッサが得られること
がわかる。

更に、ＩＥＥＦＪ２進浮動小数点規格７５４の実現にお
いては、結果に対する正確な丸め要求が必要とされる。

ＩＩＩＥＥＥ７５４規格は、浮動小数点演算を実行する
時に丸めビットとステイツキービットを使用°すること
を要する。丸めビットは、丸められていない仮数結果の
ビットのうち、結果仮数において用いられているｌｓｂ
　より１つの位置だけ低いビットとして定義される。ス
ティッキービットは、丸められていない仮数結果中のビ
ットの丸めビットよシ下位である全てのビットのＯＲと
して定義される。既存の従来の実現は、丸めを計算でき
る前に結果仮数の全てまたは部分を計算することを必要
とする。また、前記ステップ８について述べたように、
丸め演算にょシあふれが生ずることがあシ、その之めに
仮数を１位置だけ右へ桁送シする必要がある。したがっ
て、丸め動作と加算を決定する九めのステップを必要と
し、あふれた結果があればその結果を後で桁送りする必
要がある。

まな、結果仮数が得られる前に丸めを決定できるものと
すると、クロックサイクルの面での一連のステップと、
おそらくは、ノ１−ドウエアの面での付加丸め加算器と
を減少でき、それによりプロセッサの全体の速度と性能
を向上する。

〔発明の概要〕

本発明は正規化された結果仮数を得るなめに求められる
桁送りを決定するために前置正規化論理が用いられ、丸
められていない結果仮数の求められる丸めを予測するた
めに二重加算器のやυ方を用いる丸め論理を用いる浮動
小数点加算器を記述するものである。浮動小数点加算器
は２つの演算数を受けること、加算／減算演算を実行す
ること、および最後の丸められた和／差を供給すること
を３クロックサイクル以内に行うことができる。

第１のタロツクサイクルの間に前置正規化論理は演算数
仮数を走介して論理演算を行い、結果仮数において予測
される先行零の数を予測する。前置正規化論理演算は２
つのソース演算数の指数値の差に依存する。指数値が等
しい時、または１の差を有する時に前置正規化論理演算
を必要とする。

指数の差は、どの演算数が大きいかについての評価とと
もに、第１のクロックサイクル中に実行される。それか
ら、正しい論理演算出力が選択される。その出力は演算
数の大きさの評価に依存する。

また、第１のクロックサイクル中に、小さい方の演算数
を走査してステイツキービットを決定する。

第２のクロックサイクル中は、演算数仮数を含んでいる
シフトレジスタの適切な左桁送９と指数の調節を前置正
規化回路が行わせる。仮数のとの左桁送す動作によシ先
行零が除去される。その先行零は答において明らかにさ
れる。したがって、結果の後正規化は不要である。ま之
、第２のクロックサイクル中に、結果に対して必要とさ
れる丸めが予め計算される。更に、よシ大きい演算数が
被減数として用いられるようにするためにスワツパ−が
用いられる。

第３のクロックサイクル中に、２つの加′Ｘ器が演算数
仮数を加算して加算／減算を行う。加算演算において桁
上げを発生でき、０を保持している場所を減算演算で発
生できるから、二重加算器のやり方が用いられる。加算
が行われるものとすると、１つの加算器桁上げを行わず
、他の加算器は桁上げを行い、第２の結果を１ビット位
置だけ右へ第２の結果を実効的に桁送りする。減算が実
行されるならば、一方の加算器が和ビットが１であると
仮定し、他方の加算器は和ビツト中の先行零をとり、第
２の結果を左へ１ビット位置だけ実効的に桁送りする。

論理回路は桁上げ／和ビット値を検出して、正しく正規
化された結果を有する加算器の出力を選択する。この第
３のクロックサイクル中には、同じ論理的なやシ方から
の制御（ｉＶ号によシ指数調節も行われる。

この明細書においては、浮動小数点加算器の速度と性能
を向上させる次めに、２つの加讃、器を用いるやり方を
用いて前置正規化と丸め論理を行う装置と方法について
説明する。本発明を完全に理解できるようにするために
、以下の説明においては、特定の回路ビットパターン等
のような特定の事項の詳細について数多く述べである。

しかし、そのような特定の詳細事項なしに本発明を実施
できることが商業者には明らかであろう。その他の場合
には、本発明を不必要に詳しく説明して本発明をおい壕
いにしないようにするために、周知の構造と方法は説明
しない。下記の説明においては、加算は、結果の大きさ
が両方の演算数仮数よシも大きいような演算を指すこと
を理解すべきである。

たとえば、１−（−２）は加算演算（以下の説明のため
に）である。し九がって、減算は、結果の大きさが演算
数の少くとも１つの大きさより小さい時の演算であって
、たとえば１＋（−２）は減算演算である。

浮動小数点加算／減算演算においては、和／差の結果を
得るために２つの演算数が加え合わされ／差し引かれる
。一般に、非零値（２進においては１の値）がｍｓｂ位
置にあるように、指数部分と仮数部分を有する２つの演
算数が正規化される。

時には、ｍｓｂ位置におけるこの１の値は隠された位置
と呼ばれる。その理由は、正規化された時には、１がこ
のビット位置に常にあり、その後に浮動小数点が続くか
らである。正規化のために要求される桁送りの次めに補
償する九めに指数は増加／減少される。

２つのソース演算数（以下、演算数Ａ、演算数Ｂと呼ぶ
）が加え合わされ／差し引かれると、結果演算数の仮数
も正規化せねばならない。この後正規化は前記ステップ
６において述べ九。加算演算中は、キャリアウドがなけ
れば（加算器からのあふれなし）結果仮数の最上位ビッ
トが１の値を有し、または桁上げがあれば（加算器から
のあふれ）Ｏまたは１の値を結果仮数の最下位ビットが
有する。したかって、２つの演算数ＡとＢの加算におい
ては、結果仮数は後正規化を必要とせず、または最悪の
場合には右へ１ビット位置の桁送りを必要とする。

しかし、減算演算の場合における後正規化は一層不確定
である。２つの数の値が近いと、結果の差は、００００
０１ＸＸＸＸＸＸＸＸＸＸ　のような、先行零を通常布
して、５個の先行零を有する１６ビツトの結果仮数の例
を示す。この例においては、後正規化ステップは、差を
正規化する九めにいくつかの左桁送９を必要とする。し
たがって、減算演算のための後正規化要求のためには、
結果仮数中の先行零の数を決定することが重要である。

減算演算の実行をより高速で行うために、本発明は後正
規化ステップの必要を無くすものである。

その代りに、本発明は前置正規化を利用するものである
。前置正規化というのは、結果仮数が得られる前に結果
仮数に対する正規化要求を決定するものとして定義され
る。後で説明する例においては、一方の演算数から差１
〜引かれた１つの仮数を有するものとして減算演算が示
されていることを理解すべきである。すなわち、減数が
被減数から差し引かれる。しかし、実際のデジタル処理
技術においては、減算は２の補数加算器によシ実行され
ることを理解すべきである。２の補数加算器を使用する
ことは従来技術において知られている。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

前置正規化 本発明の浮動小数点加算器のための前置正規化技術にお
いては、＠置正規化をいつ必要とするかを決定する次め
に３つの可能なケースを理解せねばならない。３つのケ
ースとは、 ケースＩ　ＥＡ−ｇＢ＝１ ケースＩＩＥＡ−ＥＢ＞１ ケースｉｌｌ　　ＥＡ＝ＥＢ ここに、ＫＡは演算数Ａの指数を示し、ｇＢは演算数Ｂ
の指数を表す。

第１のケースは、ｇＡマイナスεＢの絶対値か１に等し
い時の状況を取扱うものである。すなわち、ＩＩＥＡ−
ＥＢ＝１またはＥＢＢ−ｈ：Ａ＝１である。

以下にＥＡ−ＥＢ＝１である場合を示す。この伊りにお
いては、仮数を下記のように整列させる次めに、演算数
Ｂの仮数を１位置だけ右へ桁送りせねばならない。

仮数Ａ　　ＩＸＸＸＸＸＸＸ 仮数Ｂ　　０ＩＸＸＸＸＸＸ 先行Ｏが現われるかどうかを判定するために、４ａ１類
の分析を行わねばならない。下記の例においては、演算
数Ａの仮数が正規化され、１の値がそれの最下位ビット
位置に存在する。先に述べたように、この正規化された
１は典型的には「隠された」１と呼ばれる。更に、下記
の例においては、０ま之は１とすることができる数を示
すためにＸが用いられる。

ケースＩに対する第１の種類においては、仮数Ａ中の隠
された１に続くビットの値は１である。

以後のビット値の九めに、借シは未定であるケースＩの
ための演算結果を下に示す。その演算結果においては隠
された１に続くビットは、行われている借りの決定とと
もに、主な関心事である。

ケースＩＡ）　　仮数Ａ中の隠された１に続く１−借り
有 仮数Ａ　　ＩＩＸＸＸＸＸＸ 仮数Ｂ　　０ＩＸＸＸＸＸＸ 仮数Ｒ０ＩＸＸＸＸＸＸ この例においては結果仮数（仮数Ｒ）は１つの先行Ｏを
常に有し、結果仮数を正規化するために１位置だけの左
桁送りを求められる。

第２の種類においては、仮数Ａにおいては隠され九１に
１が続き、以後のビット位置からの行われている借υは
ない。

ケースＩＢ）　　仮数Ａ中の隠された１に続く１−借シ
無し 仮数Ａ　　ＩＩＸＸＸＸＸＸ 仮数Ｂ　　０ＩＸＸＸＸＸＸ 仮数Ｒｌ０ＸＸＸＸＸＸ この例においては結果は既に正規化されておシ、桁送り
は求められない。

第３の種類は、仮数Ａにおいては隠され九１にＯが続き
、借りが行われている状況をカバーする。

ケースＩＣ）　　仮数Ａ中の隠され７ｔｌに続く１−借
り有 仮数Ａ　　ｌ０ＸＸＸＸＸＸ 仮数Ｂ　　０ＩＸＸＸＸＸＸ 仮数Ｒ０ＯＸＸＸＸＸＸ この例においては結果仮数中の先行０の実際の数は不定
である。

最後に、第４の種類においては、仮数Ａの隠された１に
０が続き、借シは行われていない。

ケースＩＤ）　　仮数Ａ中の隠された１に続く１−借り
無し 仮数Ａ　　ｌ０ＸＸＸＸＸＸ 仮数Ｂ　　０ＩＸＸＸＸＸＸ 仮数Ｒ０ＩＸＸＸＸＸＸ この例においては１つの先行０が生じ、１位置だけの左
の桁送シによシ結果仮数が正規化される。

上の４つの種類に対しては、不定数の先行０のパターン
が形成されるただ１つのケースがある。

ケースｌ。においては、先行Ｏの実際の数は、仮数Ａ中
の隠され７ｔｌに続くビットを調べ、借シが行われてい
るかどうかｆｃｆ（Ｉ定するだけでは決定できない。他
の３つのケースＩＡ、１．．ＩＤは次かだか１つの先行
Ｏを発生できるだけでおる。

ケースＩＡ、Ｉａ　、ＩＤにおいては、仮数Ｒはゼロ、
すなわち１つの先行Ｏを持つ。１つの先行０は隠された
１から借やる必要から生ずるものである。ｍｉｂ　から
の借りのために減算において生ずるこの先行０は、２つ
の仮数の加算で生ずるあふれとは逆である。後で示すよ
うに、加算器を２個用いる本発明のやυ方は減算演算中
に１つの先行Ｏが生じること、または加算演算中に桁上
げが生しることを補償するものである。しかし、ケース
Ｉｃの場合には、先行Ｏの実際の数は不定であり、仮数
Ｒ中に生ずる先行Ｏの実際の数を解くためにに他のある
技術を必要とする。借シが行われている時のケースＩｃ
に対する先行０を形成する１つのパターンを下記の例に
示す（仮数Ｂが１位置桁送りされていることに注目され
たい）。

仮数Ａ　　１００ＯＯＸＸＸ 仮数Ｂ　　０ＩＩＩＩＸＸＸ 仮数Ｒ０ＯＯＯＯＸＸＸ すなわち、先行Ｏを生ずるパターンは仮数Ａ中の隠され
た１に続く０の数と、仮数Ｂ中のＯを保持している先行
場所に続く１の数とにより決定される。仮数ＡとＢ中の
０／１対を調べることにより、結果中の先行０の数を決
定するために走査器を容易に実現できる。

他のケース１ｍ件と比較して上記のケース■。

における差異に注目できるが、実際には減算演算が実行
されるまでは借りを検出することはできない。しかし、
０／１対の走査は全てのケースＩ＾。

Ｌ　、ＩＣ，ＩＤに対する先行Ｏを識別する。結果中の
先行０の数の結果予測は１によりオフにでき、この誤９
は加算器を２つ用いる本発明の技術により訂正できる。

下記のビットパターンについて考えてみる。

仮数Ａ　　１００ＯＯＸ、。

仮数Ｂ　　０ＩＩＩＩＹ、。

ここに、ＸとＹはそれぞれ仮数ＡとＢの以後のビットで
あシ、Ｘ〆０またはＹ〆１である。

ＮをＯ／１パターンを有するビット位置の数であると定
義すると、上記のパターンの例ではＮ＝４である。走査
器はＯ／１ビットパターンを検出シ、上記の例のパター
ンにおいては４の値に達する。しかし、ビットＸとＹに
対しては、ビットの全ての組合わせ（Ｘ＝０とＹ＝１を
除く）が借シ条件と借シのない条件について評価された
とすると、結果差はＮ個の先行ＯまたはＮ＋１個の先行
０を下記のように有する。

仮数Ａ　　１００ＯＯＸ、。

仮数Ｂ　　０ＩＩＩＩＹ、。

仮数Ｒ，０００１０ 仮数Ｒ２０００００１ 仮数Ｒ３００００１１ 例で示したように、Ｎ個の先行０が結果中にあるものと
すると、走査器がＯの正しい数を検出し、またはＮ＋１
個の先行Ｏが結果（すなわち、仮数Ｒ２）中に実際に存
在するものとすると走査器は１上紀ビツトパターンによ
り実際に表され、そのビットパターンにおいてはそれは
ただ１つのＯ／１ビット組合わせ（Ｎ＝１）を有する特
殊なケースである。

したがって、０／１ビツトの組合わせを走査することに
より、ｇＡ−ＩＢ＝１の時に結果中に現われる先行Ｏの
数を予測できる。後で説明するように、ｇＢ−ｇＡ＝１
の時には、いまは仮数Ｂが被減数で、仮数Ａが減数であ
ることを除き、ケースＩについての上の説明と同じ説明
があてはまる。

本発明の前置正規化技術は、ケースＩに遭遇した時に仮
数Ｒ中に生ずる先行Ｏの数を決定する論理回路を実現す
る。仮数Ａ（ＥＡ−ｒＢ＝１と仮定して）の隠されたｌ
を除く全てのビットは補数をとられ、Ｏを保持している
先行場所を除いて、仮数Ｂの桁送りされたビットとの論
理積オペレーションが行われる。それから、論理積管と
られ之結果の補数をとるとＮ個の先行Ｏが得られる。そ
のＮ個は仮数Ｒ中に現われる先行０の数ま九はｌ少い先
行Ｏの数に一致する。ケースエ。において先行Ｏを生ず
るパターンを検出する論理回路はケースｌ＾＋ＩＢ＋Ｉ
Ｏについても動作し、先行０の正しい数、またはたかだ
か１だけ離れている先行０の数を生ずる。すなわち、こ
の論理回路は仮数ＡとＢに働きかけて、ケース！に遭遇
した時に仮数Ｒにおいて予測される先行Ｏの数を決定す
る。

後で説明する２加算器技術は、仮数Ａ中の隠された１か
らの借シにより発生される先行Ｏの発生を補償し、それ
により１つの先行Ｏ娯り、もしあれば、を訂正する。

（８人−ＥＢ）の絶対値が１より大きい時に第２のケー
ス、ケース■、が生ずる。また、仮数Ａが正規化されて
それの最上位ビット位置に１を有し、減算演算を行うた
めに指数ＥＡとｇＢをそろえるために、演算数仮数を右
へ少くとも２位置だけ桁送夛する必要がある。ちょうど
２位置の桁送シを考えると、次の事が起る。

仮数Ａ　　ＩＸＸＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 任意の先行０を出現させるかどうかを決定するために、
８槙類の部類を分析しなければならない。

８種類の部類が下に■い〜Ｌとして示されている。第１
の種類においては、以後のビットからの借りが行われて
いる場合には、１１は仮数Ａ中の隠された１に続く。

ケースＩＩＡ）　　仮数Ａ中の隠された１に続く１１−
借シ無し 仮数Ａ　　　ＩＩＩＸＸＸＸＸ 仮数Ｂ　　　０ＯＩＸＸＸＸＸ 仮数Ｒｌｌ０ＸＸＸＸＸ この種類においては、結果仮数は既に正規化されている
。

第２の種類は第１の種類と同じであるが、借りが行われ
ている。

ケースＩＩｉ＋）　　仮数Ａ中の隠されたＩＫ続く１１
−借り有 仮数Ａ　　ＩＩＩＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 仮数Ｒｌ０ＩＸＸＸＸＸ また、結果仮数は正規化されている。

次の２種類は、１つのＯが演算数Ａの仮数中の隠され念
１に続く時の状況を取扱うものである。

ケース■。においては、借りは行われない。

ケースｌ１ｃ）　　仮数Ａ中の隠された１に続く１〇−
借シ無し 仮数Ａ　　ｌｌ０ＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 仮数Ｒｌ０ＩＸＸＸＸＸ 結果仮数は既に正規化されている。

種類■。においては、借りを必要とする場合に隠された
１に１つのＯが続く。

ケース１１０）　　仮数Ａ中の隠された１に続く１０−
借υ有 仮数Ａ　　ｌｌ０ＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 仮数Ｒ１００ＸＸＸＸＸ また結果仮数は既に正規化されている。上の４つの種類
かられかるように、仮数Ａ中の隠され九１に１１または
１０が続く時には、結果仮数Ｒは借９の状態とは無関係
に正規化された結果を常に有する。

しかし、仮数Ａ中の隠された１に０１またはＯＯが続く
時には、下記の種類例かられかるように、結果仮数Ｒは
正規化しないことができる。隠された１に０１が続き、
以後のビットからの借りが行われない場合には、下記が
起る。

ケースＩＩＫ）　　仮数Ａ中の隠された１に続＜０１−
借シ無し 仮数Ａ　　ｌ０ＩＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 仮数Ｒ１００ＸＸＸＸＸ 結果仮数かられかるように、結果は既に正規化されてい
る。

しかし、借夛を必要とする同じ場合には下記が起る。

ケースＩＩＰ）　　仮数Ａ中の隠された１に続＜０１−
借り有 仮数Ａ　　ｌ０ＩＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 仮数Ｒ０ＩＩＸＸＸＸＸ 結果仮数は先行０を１つ有し、左へ１位置桁送りするこ
とは結果仮数を正規化する必要がある。

下記の２種類かられかるように、ＯＯが仮数Ａ中の隠さ
れた１に続くと、１つの先行Ｏが生ずる結果となり、仮
数Ｂを正規化するために左への１位置桁送りを要求され
る。

ケース…Ｇ）仮数Ａ中の隠された１に続＜００−借シ無
し 仮数Ａ　　１００ＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 仮数Ｒ０ＩＩＸＸＸＸＸ ケースＩＩ　、（）’仮数Ａ中の隠され九１に続＜ＯＯ
−借シ有 仮数Ａ　　１００ＸＸＸＸＸ 仮数Ｂ　　０ＯＩＸＸＸＸＸ 仮数Ｒ０ＩＯＸＸＸＸＸ 種々の可能な組合わせをカバーする上記ｓａｉ類のうち
、（ＥＡ−ＥＢ）の絶対値が１より大きい時には結果仮
数Ｒは常に正規化され、または、最悪の場合には、１つ
の先行０に遭遇する。２加算器技術はこの１つの先行Ｏ
を補償する。したがって、ケースＨの８種類の全てに特
殊な前置正規化回路は不要である。

第３のケースと最後のケースは、ＫＡがＥＢに等しいと
いう最悪の場合のシナリオを取扱うものである。この例
においては、両方の指数は同じべきであるから、演算数
ＡとＢの両方の仮数は仮数中に先行１を有する。これを
下に示す。

仮数Ａ　　　ＩＸＸＸＸＸＸＸ 仮数Ｂ　　　ＩＸＸＸＸＸＸＸ ケース■についてわかるように、あらゆる種類のパター
ンが中間の長さの先行０を発生できる。それらの例のう
ちの２つを下に示す。

仮数Ａ　　　ＩＩＩＩＸＸＸＸ 仮数Ｂ　　　ＩＩＩＩＸＸＸＸ 仮数Ｒ０ＯＯＯＸＸＸＸ 仮数Ａ　　　１００ＯＸＸＸＸ 仮数Ｂ　　　１００ＯＸＸＸＸ 仮数Ｒ０ＯＯＯＸＸＸＸ ケース■において先行Ｏを発生できる利用可能なパター
ンの数は、簡単な論理回路の解を利用できないほど太き
い。それよシも、ケース■に遭遇する場合には、仮数Ａ
とＢの減算を行う次めに減算器が利用される。ケース■
に遭遇した場合には本発明の前置正規化回路に減算器が
利用される。２つの数の減算を行うために先に述べた３
つのケースを思い出すと、ただ２つのケースにおいて前
置正規化論理が要求される。すなわち、その時には指数
の差がＯまたは１に等しい。更に、結果仮数Ｒを正規化
するために２ビット位置以上の左桁送りを要求された時
にそれらの例を調べる場合に前置正規化論理が重要でお
る。

本発明の前置正規化回路が示されている第１図を参照す
る。前置正規化回路１０はケース■と■に遭遇した場合
に前記ヤシ方を利用し、仮数Ｒにおいて予測される先行
Ｏの数を発生する。前記前置正規化のやシ方は、演算数
Ａの値が演算数Ｂよシ大きいと仮定する。しかし、演算
数Ｂを演算数Ａよシ大きくすることも可能である。前置
正規化回路１０いずれかの条件を起させる。

両方の演算数Ａ、Ｂの仮数は回路２１，２２゜２３へ結
合される。第１図において、演算数ＡとＢは５３ビツト
、（５２：Ｏ）（以下、ビットｍ〜ｎ　（ｍａｎ　）を
＜ｍ：　ｎ＞で表す）で構成される。しかし、倍精度算
術を行う九めにＩ　ＥＥＥ７５４規格の使用を説明する
九めに、ビットの実際の数は設計上の選択の問題である
。２つの等しい論理回路２１と２２が、ケースＩが生じ
之場合にＯ／１ビット組合わせパターンを走査する。回
路２１は、演算数Ａが演算数Ｂより大きいと仮定する。

仮数Ｂのためには実効右桁送を必要とするから、回路２
１は仮数Ａのビットく５１：０〉を仮数Ｂのビット＜５
２　：　１＞に整列させる。

あるいは、回路２２は、演算数Ｂが演算数人よシ大きく
、仮数Ｂのビット＜５１　：　０＞を仮数人のビット＜
５２：１＞に整列させ、Ｏ／１ビット組合わせパターン
を走査する。両方の回路２１と２２は指数の差が１であ
ると仮定する。

回路２３は２つの仮数ＡとＢを減算する念めの減算器で
ある。回路２３は、同じ指数であると仮定する。回路２
３は減算器２５とマルチプレクサ（ＭＵＸ　）　２６で
構成される。減算器２５は、演算数Ｂを演算数Ａから差
し引き、差をＭＵＸ　２　Ｂへの入力（ｐ）として供給
することにより減算演算を行う。演算数Ｂが演算数Ａよ
シ大きい場合には、減算器２５の反転された出力もＭＵ
Ｘ２６への入力（ｑ）として供給される。桁上げ／（以
下、／を用いて補数とアクティブ低信号を示す）出力が
ＭＵＸ　２　Ｂへ結合されて、ＭＵＸ２６を介して結合
すべきｐ入力またはｑ入力を選択する。すなわち、桁上
げが存在する時に桁上げ／は低（０）である。

好適な実施例の減算器２５は演算数Ｂを演算数人から常
に差引く。演算数Ａが演算数Ｂより大きいか、演算数Ｂ
に等しいとすると、先行Ｏ１もしあれば、の数が減算器
２５の出力端子に供給される。桁上げがあるから、桁上
げ／はＯに等しく、ｐ入力が選択される。

演算数Ｂが演算数Ａより大きいとすると、負の結果が起
る。補数加算の之めに、この負の結果は、先行Ｏの代り
に先行１があることを意味する。更に、減算器２５から
桁上げが発生されない（桁上げ／＝１）。これは入力ｑ
を選択させる。入力ｑは減算器２５の反転された出力で
ある。すなわち、入力ｑは負結果の反転され念ものであ
り、反転により先行１が先行Ｏへ変換される。

差の実際の極性は問題ではない。というのは、回路２３
は先行Ｏの数を取扱うからである。１の値によジオ７さ
れているインバータの結果（２の補数加算は結果に１を
加えることを要求する）は最後の結果において先行ｏを
＋かだか１つ少くし、それは２加算器技術中の適切な加
算器の選択によシ修正される。し九がって、反転され比
出力は、結果仮数Ｒ中のＯの実際の数の予測においてた
かだか１だけオフにできる先行０の数を供給する。

しかし、ま九、本発明の２加算器技術はこの誤υを修正
する。

３つの回路２１〜２３の出力はＭＵＸ２４　　への入力
として結合される。制御信号ｇ　Ａ　＞　ｇ　Ｂ、　ｆ
Ｅ＾＝ｇＢ、ｇＡ（ｇ１３はそれの適切な入力を回路２
１．２２．２３からＭＵＸ２４　　からの出力としてそ
れぞれ選択する。ＫＡ（ＥＢ条件は（ｇＡ＝ｇｎ）／お
よび（ＥＡ＞ＥＢ　）／とじて論理的に表すことができ
るから、実際にはただ２つの信号を実際に必要とするこ
とを理解すべきである。更に、指数の差が１よシ大きい
とすると（すなわち、ケース■）、ＭＵＸ２４からの出
力は以後は使用されないことを後で示す。

後で説明するように、正規化の次めに１つの左桁送シを
必要とする結果仮数は、本発明の２加算器技術を用いて
解かれる。し次がって、本発明の前置正規化回路１０は
仮数Ｒ中の先行Ｏの予測数を決定し、先行Ｏのこの出力
は演算数仮数の減算前に演算数仮数の適切ガ桁送金行わ
せる。結果仮数Ｒは後正規化ステップを要求することな
しに正規化される。回路２３は２つの減算器（１つはＡ
〉Ｂのため、および１つはＢ＞Ａのため）を実現できる
こと、または回路２１．２２は減算器を用いて等しい機
能を供給できるが、減算器はゲート、ＭＵＸ　、インバ
ータのような他の論理回路と比較して、はるかに大きい
シリコンスペースを必要とするから、本発明はそのよう
なやｐ方を抑制されるとも理解すべきでおる。

複数加算器スキーム 仮数ＡおよびＢについて加算演算が実施されると、結果
の仮数Ｒは表記法Ｅｌ　、２）によって記述される範囲
または表記法〔２，４）によって記述される範囲内の値
を有する。表記法［１，２）は、角形括弧が１が区間内
に含まれていることを示しまた小括弧が２が区間内に含
まれていないことを示している場合に使用される。同一
の包含性が表記法［２，４）の角形括弧に適用され、か
つ小括弧の排他性が前記表記法に適用される。すなわち
、範囲［１，２）については、値の範囲は１よシ大であ
るかまた紘１に等しいが、２よシも小である。仮数Ｒが
範囲（１，２）内にある場合は、桁上げは発生しない。

しかしながら、仮数Ｒの値が範囲（２，４）内にある場
合は、したがって桁上げが発生する。この桁上げの発生
に伴って、仮数Ｒは１ビット位置だけ右にシフトされ、
そして仮数Ｒを正規化するため指数が増加される。

減算演算が仮数ＡおよびＢに関して実施されると、仮数
Ｒによって表わされるこれら２つの数の差は２つの別個
の範囲内にはいることができる。

仮数Ｒが範囲［１，２）にはいる場合は、この仮数Ｂは
既に正規化されている。しかしながら、２つのオペラン
ドの差が仮数Ｂを範囲ＣＯ，！５．１）に入れた場合は
、ｍｌＩｂ位置は０を保持する場所によって表わされる
。仮数Ｒが範囲［ｏ、ｓ　、　１　）内にはいる場合は
、仮数Ｒは左に１位置だけシフトされることを要し、そ
してこの結果を正規化するため指数が減少せしめられる
。１ビット位置のシフト処理は、結果の仮数Ｒを正規化
する際に考慮されるべき、もし存在する場合は、さらな
る先行ゼロを決定するためのすべての演算に無関係であ
る。し次がって、先行ゼロについてのさらなる正規化を
無視して、２つの仮数の減算演算は正規化される差また
は左に１ビツトのシフトを要する差を生じることができ
る。

従来技術の装置は、仮数Ｒが計算される時にのみ仮数Ｒ
の範囲を一般的に決定するものである。

すなわち、従来技術の装置は減算演算の差を一般的に得
てその後に、それが−旦得られてから、結果の仮数を解
析することによってこれを正規化するためにシフトが必
要であるか否かを決定する。

本発明は、最終結果を得てしかる後に事後の正規化段階
を実施する必要を回避するものである。

第２図を参照すると、本発明の２加算器スキームが示さ
れている。２つの加算器１および２は、加算演算と減算
演算の両方を実施することができる同等の加算器である
。仮数Ａは、加算器１および２の両者に入力として結合
されている。仮数Ｂも、加算器１および２の両者に入力
として結合されている。加算器１および２は仮数Ａおよ
びＢの加算／減算を行ない、この結果をＭＵＸ３に入力
として出力する。加算器１および２に結合されている制
御信号は、演算が加算演算であるかまたは減算演算であ
るかを判断する。以前に述べたように、減算演算は実の
ところ２の補数加算である。

加算演算が仮数ＡおよびＢに関して実施されつつある場
合は、加算器１は結果値が範囲（１，２）内にあるもの
と仮定し、これに対して加算器２は結果値が範囲［２，
４）内にあるものと仮定している。加算器２が結果値が
範囲［２，４）内にあるものと仮定しているので、この
加算器２は加算器１の結果に比べて１ビツト位置だけ右
に実際にシフトされている結果を提供する。加算器１か
らの正常な出力および加算器２からの右シフトされた出
力は、ＭＵＸ　３に結合されている。選択信号が、ＭＵ
Ｘ　３に結合されるべき適切な加算器出力を選択する。

減算演算が実施され・ククある場合は、加算器１は結果
の値が範囲［０，５、１＞内にあるものと仮定し、これ
に対し加算器２は結果値が範囲０．２）内にあるものと
仮定している。この場合、加算器１はＭＵＸ　３に対し
て出力を提供する前に１ビツト位置の左シフトを提供す
る。加算器２は、正常の出力を提供する。し九がって、
加算または減算演算時に、両加算器１および２は出力を
提供するが、ただ１つの出力のみが正しい正規化を有し
ている。ＭＵＸ　３　は、適切な加算器出力を選択する
ために使用される。第２図の２加算器スキームを使用す
ることによって、和／差仮数の範囲を決定するために付
加的段階を必要としない。ＭＵＸ　３に対する選択信号
は、両加算器に結合されている付加回路から導出される
。加算器１からの桁あふれ（オーバ７０−）は、ＭＵＸ
　３に加算演算時に加算器２の出力を選択させる。桁あ
ふれかない場合は、加算器２の出力が選択される。減算
演算時に、加算器１の和ピッ）（ｍａｂ）が評価される
。この和ビットが１の値を有していると加算器２の出力
が選択されるが、和ビット値がＯであると加算器１の出
力がＭＵＸ　３によって選択される。

第３図を参照すると、加算器１および２と同等である加
算器４２がこの好適実施例に実施されているところが示
されている。仮数Ａ′およびＢ′が、加算器１および２
の各々に結合されている。

仮数Ａ′はこの場合オペランドＡｉ九はＢの大きい方を
示すように使用され、そして仮数Ｂ′はオペランドＡｔ
たＢの小さい方を示すために使用されている。この場合
も、この例はＩＥＢＪＥ７５４規格の５３ビツトの２倍
精度仮数を使用しているが、実際のビット数は設計の選
択によることを理解されたい。さらに、この好適実施例
に実施されているように、必要とされる丸め演算に依存
することになる１ｓｂ（ビット０またはビットＯおよび
１）を処理するために付加論理回路が設けられている。

第３図において、各仮数Ａ′およびＢ′のピッ）＜５２
：１＞は加算器１に結合され、これに対し各仮数ｈｅお
よびＢ′のピッ）　＜５３　：　２　＞ハ加算器２に結
合されている。各加算器は、５２ビツトを出力する能力
を有している。加算が呼び出されると、加算器１　カＭ
ＵＸ　４３　（コ（７）ＭＵＸ　４３は、第２図のＭＵ
Ｘ３　に等しい）の入力としてビット＜５１：Ｏ＞　　
を出力し、そして加算器２がＭＵＸ４３の入力としてビ
ットく５１：Ｏ〉を出力する。

ビット＜５１　：　Ｏ＞は、結果仮数Ｒのビット〈５２
：工〉に実際に対応する。ビット〈０〉は、後述するこ
とになっている丸め論理回路によって決定する。ビット
〈０〉は入力ｒおよび８に結合され、仮数Ｒのｌｓｂ　
を提供する。

減算が実施されるべき場合は、加算器１がＭＵＸ４３の
入力ｔとしてビット＜５０：Ｏ＞を出力しまた加算器２
がＭＵＸ　４３の入力Ｕとしてビット〈５０：Ｏ＞　　
を出力する。ビット＜５０：０＞は、結果仮数Ｒのピッ
）＜５２：２＞に実際に対応する。

ビットく１：０〉は丸め論理回路によって決定され、こ
の場合ビット〈１：Ｏ〉は仮数Ｒの２つのｌｓｂ　　を
提供するべくｔおよびＵに対する入力として結合されて
いる。

図説のとおり、加算器２に対する入力は、加算器２から
の和／差もま念願算器１からの対応出力に比較して１ビ
ット位置だけシフトされるように、１ビット位置だけシ
フトされる。制御信号は、その出力が仮数Ｒに対応する
ＭＵＸ　３　　からの出力として入力ｒ、ｓ、ｔおよび
Ｕの選択を提供する。

加算が実施されつつあってかつ加算器１から発生された
桁上げがあると、入力ｒが選択される。桁上げがない場
合は、入力Ｓが選択される。減算の実施時に、加算器１
の和ビット（ビット〈５１〉）が０であると入力ｔが選
択されるが、和ビットが１であると入力Ｕが選択される
。

第４図を参照すると、この好適実施例の浮動点加算器が
ブロック図の形式で示されている。種々のエレメントが
ブロック内に示されていて、一般的技術分野で周知の回
路を示している。念とえば、このような関連装置は、マ
ルチプレクサ、加算器、比較器、減算器、減分器、増分
器、シック、シフト・エンコーダ、等である。種々の従
来技術の回路および装置が、個々のブロックの各々に対
して容易に実施可能であることを理解されたい。さらに
、第４図の浮動点加算器は、３つの個別ステージ１．２
および３に分離されて示されている。これは、ステージ
１内にある諸ブロックは第１のクロック・サイクル時に
実施される演算動作を表わすことを説明するために、第
４図に提供されている。ステージ２内の諸ブロックは第
２のクロック・サイクル時に実施される諸回路動作を表
わし、ｔａステージ３内にある諸ブロックは第３のクロ
ック・サイクル時に実施される。第２図の浮動点加算器
は３ステージのパイプラインΦマシンであって、この場
合直前のオペランドの演算の結果がステージ１からステ
ージ２にシフトされる時と新オペランドがステージ１に
導入され、以下同様に新オペランドが導入される。さら
に、図示されていないが、次のステージの回路に対して
信号管結合する目的のために各ステージの後にラッチが
設けられている。

オペランドＡおよびＢが、ＭＵ）１１、指数比較器１２
、仮数比較器１３、ＭＵＸ　１４、（バレルφシフタで
ある）シフタ１５として示されている種々のブロックに
対し、かつ前置論理回路１０に対する入力として結合さ
れている。実際に、指数または仮数部分のいずれかが、
これらの種々のブロックに結合されている。指数比較器
１２はオペランド入およびＢに対する指数値を比較しこ
の差を決定し、そして右シフト拳エンコ〜ダ１６に対し
て指数差を提供する。この右シフト・エンコーダは、シ
ック１５０１つに対して右シフト動作全実施するための
適切な符号化を提供する。比較器１２はさらに、信号Ｅ
Ａ−ＥＢを提供する。ｇＡ〆ＥＢであれば、第２の信号
がｇＡ＞ＥＢであるかまたはＥＡ＜ＥＢであるかを判断
する。ＥＡがＥＢより大でない場合は、信号状態が状態
ＫＡ＜ＩＢ（ＥＡ〆ＥＢと仮定）を識別することに注目
されたい。これらの信号は、仮数比較器１３に結合され
ている。

仮数比較器１３はオペランドＡおよびＢの仮数と前置正
規化回路１０の桁あぶれとを受け、そして、必要であれ
ば、これら２つの仮数を比較して、いずれが撮幅におい
て大であるかを決定する。

ＥＡ＝ＥＢであれば、両仮数が比較されなければならな
いし、そうでない場合は信号εＡ＞ｇＢがいずれのオペ
ランドが大であるかを決定する。実際の応用においては
、比較器１３は仮数ＡとＢとが等しいか否かを決定する
等価比較器である。これらが等しくなくかつＥｋ＝ＥＢ
であれば、回路２３の減算器２５からの桁あふれ（第１
図参照）が調べられて、仮数Ａ〉仮数Ｂであるか、ｔ７
’？、は仮数Ｂ〉仮数Ａであるか否かを決定する。信号
Ａ＞ＢＸＡ＝ＢおよびＡ＜Ｂは両オペランドに印加され
た場合比較と呼ばれる（すなわち、Ａ＞Ｂはオペランド
ＡがオペランドＢよシ大であることを意味する）。指数
比較信号はさらに前置正規化論理１０に結合され、この
場合３つの論理回路２１゜２２および２３が、結果の仮
数内に期待される先行ゼロの数を決定する。

前置正規化論理回路１０は第１図に関して以前に説明さ
れているもので、仮数Ｒ内に期待されるべき先行ゼロの
数を決定する前述の前置正規化技法を使用し、この決定
は多くとも１だけオフしていることがらり得る。論理回
路２１および２２は、仮数Ｒの先行Ｏに対応して、先行
Ｏが回路２１および２２から出力されるように、ケース
■に関連して前述し次ビット・パターンを検出する九め
に使用されている。ケースＩに関して説明した検出論理
が、前置正規化を提供するために使用されている。種々
の論理実施が、仮数人およびＢのビットを走査するため
に設は得るものと理解され丸い。

回路２３は、２つの仮数ＡおよびＢを減算するための減
算器２５およびＭＵＸ２６である。回路２３は、仮数人
およびＢが同一指数次数のものであると仮定している。

種々の論理回路が、回路２３の減算回路２５に容易に使
用可能である。減算器の減算動作は、第１図に関して十
分に説明されている。し九がって前置正規化は、ケース
１ｌｌ（ＥＡ＝ＥＢ）が発生した場合は回路２３によっ
て提供される。回路２１〜２３は、これらの回路が仮数
ＡおよびＢのビット拳パターンを走査するように本質的
に機能するので、スキャナと呼ばれることに留意された
い。

回路２１．２２および２３の出力は、比較器１２からの
指数決定制御信号を受けるように結合されているＭＵＸ
２４に結合されている。前置正規化回路１０は、前置正
規化が各対のオペランド入力に対して必要とされるかの
ように機能することを理解されたい。すなわち、回路２
１〜２３は入力オペランドについて動作し、そして回路
２１〜２３の１つからの正しい出力の選択が、正しい出
力を出力する九めＭＵＸ２４の選択を制御するべく結合
された制御信号によって提供される。さらに、前述のケ
ース■が発生した場合は、前置正規化は必要でないが、
回路２１ｔ＆は２２のいずれかの出力がＭＵＸ２４に結
合されることになることを理解されたい。しかしながら
、ステージに関する説明で説明されるように、ＭＵＸ２
４からの出力は無視される。

更に、ステージ１におｈては、ＭＵＸ　１１は、ＥＡ＞
ＥＢ倍信号制御の下に、指数ＡとＢの大きい方を精密変
換回路２７へ送る。この精密変換回路は、単精度から倍
精度へ、ｔたは倍精度から単精度への変換に応じて結果
指数のバイアスを調節する６すなわち、本発明の浮動小
数点加算器は倍精度入力での加算を支持するが、単精度
出力を有し、ｉＮはその逆である。ＩＥＥＥ、規格は倍
数と単−数に対して異なるバイアス調節を有する。した
がって、倍精度数が加え合わされた後で、倍−単一加算
演算の九めに単一位置バイアスを含ませる沈めに指数を
調節せねばならない。これと等しい状況が単一一倍加算
演算変換に適用される。更に、演算数人とＢの仮数がＭ
ＵＸ１４へ結合される。

ＭＵＸ１４は比較器１２から（ｒ）信号ＩＡ　＞　ＥＢ
　１７）制御の下にステイツキービット走査器のために
小さい方の演算数を選択する。ＥＡ＝ＥＢＯ時は、仮数
を整列させる必要がないから区別は不要である。

ＭＵＸ　１４の出力端子がステイツキービット走査器２
８へ結合される。この走査器２８は、ステイツキービッ
トを得るために論理和をとられるビットに対する「ニッ
プル」（ニップルは、４ビット群化を指す九めに用いら
れる。それについてはステイツキービットの決定に関し
て後で説明する）レベルを走査する。

ステージ２においては、精密変換回路２７からそれの入
力を受ける減算器３０は左桁送シ符号器３１から左桁送
り負信号も受ける。左桁送り符号器３１は前置正規化論
理回路１０から出力された先行０の数を検出し、ＭＵＸ
２４　　を介して結合され、必要な左桁送シの量を符号
化する。したがって、前置正規化の場合には、仮数に要
求される左桁送シの量が減算器３０において指数値から
差し引かれる。

桁送ｐ器１５は実際には各仮数ＡとＢに１つずつの合計
２つの桁送り器で構成される。左桁送シ符号器３１から
の左桁送夛信号は両方の仮数を符号器３１により決定さ
れる量だけ左へ桁送９する。

両方の仮数ＡとＢのこの左桁送り動作は、減算演算を行
う前に演算数仮数を前置正規化することを目的とするも
のである。右桁送９符号器１６からの右桁送シ信号は、
ＥＡ〆ＥＢであるならば、小さい方の仮数だけを右桁送
りする。比較器１２からの信号ＥＡ＞ＥＢはどの仮数の
指数が大きいかを決定する。す々わち、ＥＡ＝ＥＢであ
ると、右桁送りは不要である。左桁送シ符号器によシ決
定される左桁送シだけが両方のシフタへ適用される。

指数の差が１よシ大きいと、（（ＥＡ−ｇＢ）の絶対値
〉１）、左桁送シは要求されず、右桁送シ符号器１Ｂに
よシ決定された右桁送υだけが小さい方の仮数に適用さ
れる。これは信号ＫＡ＞ＤＢにより決定される。指数の
差が１であれば、前置正規化のための左桁送りは符号器
３１によ９行われ、小さい方の演算数の仮数の単一右桁
送シが１ビツト桁送シによシ行われる。実際には、指数
の差が１の時に１ビツト右桁送シを行うために単一ビッ
ト桁送、ｊ）ＭＵＸが用いられる。すなわち、小さい演
算数の仮数が１ビツト位置変位を有するシフタにロード
される。この技術を用いることにより、右ま九は左（し
かし両方ではない少桁送を遭遇する各ケースに対して必
要とされる。

好適な実施例の２つのシフタ１５はバレルシフタである
。シフタ１５はスワツパ２３へ結合される。このスワツ
パは、必要があれば仮数を交換して大きい演算数を演算
数Ａ′として、かつ小さい演算数を演算数色′　として
常に有するようにする。

スワツパ３３は比較器１３からの制御信号Ａ＞ＢＫよシ
制御される。したがって、スワツパ３３からの２９の出
力は、演算数Ａ’によシ表される被減数として大きい方
の数を常に有する。また、ステイツキービットの走査器
２８の出力端子はステイツキービット決定回路３５へ結
合される。それからそれは、所定の丸め規格を実現する
ために必要な丸め動作を決定するために丸め論理回路３
Ｂへ結合される。回路３５はニップルレベル（４ビツト
）ステイツキービット情報を受け、実際のステイツ中−
ビットを決定する。

ステージ３においては、減算器３０の出力端子が３つの
別々の経路を介してＭＵＸ３７へ結合される。減算器３
００１つの出力が、減少器３８を通されてから、ＭＵＸ
３７へ結合される。第２の出力が、増加器３９を通され
てから、ＭＵＸ３７へ結合される。第３の出力はＭＵＸ
３７へ直接結合される。ＭＵＸ３７はそれらの入力のう
ちの１つをそれの出力として選択する。最後の仮数を１
位置だけ右桁送りするならば、増加さ・せられ九指数が
選択される。最後の仮数を左桁送りするならば、減少さ
せられた指数が選択される。最後の仮数に対して桁送り
を行わないとすると、修正されない指数が選択される。

ＭＵＸ３７の出力は結果仮数Ｒの指数を表す。あふれ状
態とアンダー７０−状態を検出するために、ＭＵＸ３７
の出力はあふれ／アンダー７０−論理回路４０へも結合
される。

スワツパ３３の出力は加算器４２へ結合される。

加算器４２０回路は第３図の２加算器技術に等しい。加
算の九めの２つの出力と、減算のための２つの出力を表
す次めに、加算器４２からの４つの別々の出力ｒｒＢ＋
ｔ＊ｕが示されている。この２加算器技術は加算ｔｅは
減算が行われるのと同じクロックサイクル中、正しく正
規化された仮数Ｒを供給する。ＭＵＸ３７と４３への制
御信号は、第３図を参照して先に述べたように、キャリ
アウド″Ｌ！念は和ビットを調べる論理から得られる。

丸め論理３６がｌｓｂ　ビットを各加算器出力端子へ供
給する。更に、第１のキャリインビットが丸め論理回路
３６から加算器４２の一方へ結合され、第２のキャリイ
ンビットが加算器４２の他方へ結合される。そして、そ
れらの桁上げビットは所定の丸め規格に従って必要な丸
めを行う。

第１のクロックサイクル中（ステージ１）に、演算数の
指数が演算されて指数の差を決定し、仮数が比較され、
前置正規化論理が結果仮数Ｒを正規化する九めに必要な
左桁送りを計算する。前置正規化論理１０を用いること
により、結果仮数Ｒを後正規化する付加ステップが無く
され、それによシ少くとも１つのクロックサイクルを節
約する。

更に、ステイツキービット回路２８と３５によりステイ
ツキービットを決定するために用いられるビットを選択
する次めに、よシ小さい演算数の仮数が走査される。

第２のクロックサイクル中は仮数に対して石桁送シまた
は左桁送シが行われ、スワツパが大きい演算数の仮数を
被減数として選択する。この交換によυ後正規化の要求
を無くすことができること、および少くとももう１つの
クロックサイクルを節約できるという付加利点も有する
。浮動小数点演算数の仮数は符号の大きさの形で表され
るから、２の補数加算器の後の負結果を結果符号ビット
を変えて正の値へ戻さなければならない。しかし、最後
の結果が正であるようにするためには、後補数プロセス
を無くすことができる。この例においては、スワツパ３
３は、演算数人゛が演算数Ｂ′よシ常に大きく、したが
って最後の結果の符号が演算数Ａ′の符号と同じである
。大きい大きさの指数の選択がＭｔＴＸ　１１によυ行
われる。εＡがＥＢに等しいとすると、いずれの指数も
通される。

また、第２のクロックサイクル中に、ステイツキービッ
ト決定回路３５において最後のステイツキービットの計
算が行われる。それから、この値を用いて丸め論理回路
３６における丸めを決定する。結果仮数Ｒに対して必要
な丸め動作を予め決定するために、ステイツキービット
と、丸めビットと、ｌｓｂ　について３組の計算が行わ
れる。それら３組の計算は桁送シを必要としない通常の
場合と、加算結果が範囲（２，４）にある場合の右桁送
シと、減算結果が範囲（０，５，１）にある場合とにつ
いてのものである。各種の所定の丸め規格を使用できる
が、好適な実施例の丸め動作については次の節で説明す
る。また、第２のクロックサイクル中には前置正規化に
よる指数に対するどのような修正も減算器３０において
行われる。

第３のクロックサイクル中は、必要があれば指数は増加
または減少させられて正しい指数が出力される。また、
第３のクロックサイクル中には、２つの加算器が、丸め
とともに加算／減算演算を行い、正しく桁送りされ／桁
送シされなかつ比出力が選択される。

丸め 本発明の浮動小数点加算器の丸め動作は２段階で行われ
る。段階１においては、ステイツキービット走査器２８
によシニツプル（４ビット群化）レベルでステイツキー
ビットが予め計算される。

すなわち、走査器２８は小さい仮数のそれらのニップル
を選択する。それらのニップルは論理和をとられてステ
イツキービットを供給する。最後のビットレベル決定回
路と論理和操作は段階２において回路３５により行われ
る。段階２においては、最後のステイツキービットと、
丸めビットと、熾下位ビットが３つの可能な状況に対し
て計算される。それらの状態は桁送シなし結果と、左桁
送シ結果と、右桁送シ結果とを基にしている。丸め動作
はステイツキービットと、丸めビットと、予め丸められ
た最下位ビットとに依存する。

本発明の丸め動作を記述するために用いられる頭文字を
定義するために下記の定義を用いる。

定義： Ｒ′ Ｓ′ Ｌ′ Ｆ ＩＥＥＥ７５４丸めビット ＩＥＥＥ７５４ステイツキービット 予め丸められ次最下位ビット 丸められた最下位ビット 結果の最後の符号（符号フラッグ）； 正ならば０、負ならば１ 弐Ｒ’　（Ｓ’＋Ｌ’　）によυ決定される、最も近い
偶数に丸める九めに、下記が起る。

ケースＬ’　Ｒ’　Ｓ’　Ｌ　丸め　　　理　　　　　
由１００００ｎｏ　　正確な結果 ２００１０ｎｏ　　不正確な結果、丸められた性質３０
１００ｎｏ　　タイケース；しかし結果は既に偶数であ
ゐ ４０１１１）’ｅｓｍＤ上げ ５１００１ｎｏ　　正確な結果 ６１０１１ｎｏ　　不正確な結果、丸められた性質 ７１１００７ｅｓ　　タイケース；最も近い偶数に丸め
られた ８１１１０　　ｙｅｓ　　繰り上げ との場合には、ケース４，７．８は丸め動作を要求する
。

式（Ｒ”　＋　８’　）　ＳＦ’／により決定される、
正の無限大へ丸めるために、下記が起る。

ＳＦ　　Ｌ’　　Ｒ’　　Ｓ’　　Ｌ　　丸め動作Ｑ　
　　Ｑ　　ＯＯＯｎ。

０　　０　０　１　１　７ｅｓ ０　　０　１　０　１　　ｙｅｓ ｏ　　　０　１　１　１　　ｙｅｓ ｏ　　　１　０　０　１　　ｎ。

０　　１　１　０　０　　）’ｅａ ｉ　　　ｏ　　　ｙｅｓ ０　　０　　　ｎ。

１　　０　　　ｎ。

０　　０　　　ｎ。

０　　１　　　ｎ。

１　　　１　　　　ｎ。

０　　１　　　ｎ。

１　　　１　　　ｎ。

同様に、式（Ｒ’　＋　８’　）　ＳＦ　　によシ決定
される、負の無限大へ丸めるために、下記が起る。

ＳＦ　　　Ｌ’　　Ｒ’　　Ｓ’　　Ｌ　　　丸め動作
０　　　０　　０　　０　　０　　　ｎ。

０　　　０　　０　　１　　０　　　　ｎ。

０　　　０　　１　　０　　０　　　　ｎ。

０　　　０　　１　　１　　０　　　　ｎ。

０　　　１　　０　　０　　１　　　　ｎ。

０　　　１　　０　　１　　　１　　　　ｎ。

０　　　１　　１　　０　　１　　　　ｎ。

０　　　１　　１　　１　　１　　　　ｎ。

１　　　０　　０　　０　　０　　　　ｎ。

１　　　０　　０　　１　　１　　　　）’ｅｓ１　　
　０　　１　　０　　１　　　ｙｅｓｌ　　　　０　　
１　　１　　１　　　ｙｅｓｌ　　　　１　　０　　０
　　１　　　　ｎ。

１　　　１　　０　　１　　０　　　ｙｅｓｌ　　　　
１　　１　　０　　０　　　ｙｅｓｌ　　　　１　　１
　　１　　０　　　ｎ。

切り捨ての場合には丸めは求められない。

最後の結果凡の前に丸めを計算するために、符号フラッ
グを最初に決定せねばならない。演算数の指数が異なる
場合には、指数減算段階の直後ＫＳＦを決定できる。し
かし、指数が同じで、演算あるようにする。すなわち、
ＳＦの極性は演算数Ａ′の極性と同じである。し次がっ
て、結果仮数Ｒを実際に得る前に丸め動作を決定できる
。上記真理値表を用いて丸め論理を実現できるから、仮
数Ｒのｊｍｂを増加するものとすれば、丸め論理から桁
上げを発生できる。丸め論理回路３６はこの機能を段階
２において行う。各加算器４２へ桁上げビットが結合さ
れ、段階３０間に加えられる。

加算演算においては、丸め動作を要求され九とすると、
最後のｌｓｂ　を発生するために１が１ａｂに加えられ
る。１をｌｓｂへ加え合わせることによ９桁上げが行わ
れることがあり、この桁上げ（ｂで参照される）は加算
器への桁上げ入力である。

しかし、２つの桁上を生ずることがある減算はもつと困
難である。減算においては、１ａｂ　における２の補数
加算（この桁上げをｒｃＪで示す）の九めに第１の桁上
げが発生され、丸め動作によシ第２の桁上げ（これをｒ
ｂＪで表す）が発生される。これが起ると、１つの選択
は、２つの桁上げを加算器４２へ供給する前に、２つの
桁上げｂとＣを加え合わせる桁上げ節約加算器を使用す
ることである。

用語を更に定義する九めに、本発明の減算丸め動作を例
として下記を定義する。

定義： ｍｌ　　被減数の１ｓｂ １１　減数の１ａｂ ｓｒ　　減数丸めビット ■　　減数ステイツキービット ｂ　　丸めによる桁上げ Ｃ２の補数による桁上げ したがって、２つの仮数は下記に示す通りである：仮数
Ａ　　Ｘ、、、ＸＸｍ１０　０ 仮数Ｂ　　Ｘ、、、ＸＸ５ｌｓｒ　ｓｍ先に述べたよう
に、ｍｓは笑顔にはビットの数の論理和である。下記の
ビット列はＩＥＥＥ７５４丸め規格に対する減算の最後
のり、Ｒ，Ｓを得るための結果を示すものである。

ｃｏｃ。

ｏ００ ｌｏＯ ａｌｌ Ｏ ｅ８ ｅｓ ｅ８ Ｏ ｅｓ ｅａ ｅａ Ｏ Ｈ ｅｇ ｅｓ Ｏ ｅｓ ｅ８ ｅＳ ｏｏＯ ｌｌＯ ａｌｌ ｂｏｉ。

ｏｏｔ この場合には、両方の桁上げｂとＣは同時に１をとるこ
とは決してないから、桁上げｂとＣを加える桁上げ節約
加算器は不要である。丸めが要求されて、Ｃが１に等し
い時には、Ｒ′は常にＯであるからｂは１になることは
できない。ｍｌｓｌｓｒｍｓ−１０００の場合にはＲ′
＝１およびＣ＝１であるが、丸め動作は要求されないか
らｂは依然として０である。したがって、減算における
加算器４２への桁上げ入力はｂとＣの＆’４埋和機能と
することができる。

桁上げが加算器４２への桁上げとして丸め論理３６から
発生されるように、この丸め動作は丸め論理３６におい
て決定される。本発明の丸め＠理を利用することにより
、後丸め動作を求められないように、２つの演算数仮数
が加算器／減算されるのと同時に丸め動作を行うことが
できる。更に、ＩＦ、ＥＥ７５４　丸めサポートの九め
に求められるステイツ千−ビットの発生は、丸めビット
の右側の全てのビットの論理和として定義される。本発
明の浮動小数点加算器は、指数の差が検出され之後でス
テイツキービットを予め走査する。指数の差は、スティ
ツキービット走査器２８が対応する仮数を走査してステ
イソ中−ビットの値を決定するように、どの仮数演算数
が右桁送りを行わねばならないかを示す。好適な実施例
は、結果の精度に応じてニップルベースの対応する仮数
を走査するために走査器２８と３５を用いる。

ま九、加算器の段階２において３つの別々の丸め動作か
行われる。第１の加算器、第３図の加算器１は、通常の
加算の九めに用いられ、結果仮数はＣＩ　、２）の範囲
にある。第１の加算器は、範囲が（０，５，１）の時に
左桁送υを行って減算する。通常の加算の場合には、加
算器の通常のｌｓｂ位置において丸め動作が行われる。

左桁送シ減算の場合には、通常の最下位ビット位置の１
ビツト右へ丸め動作が行われる。

第２の加算器、第３図の加算器２、は通常の減算のため
に用いられ、結果仮数は（，１，２）の範囲にある。第
２の加算器は、範囲が［２，４）の時に右桁送ｐ加算を
行う。この加算のために、通常の加算結果のｌａｂ位置
の左１ビット位置へ丸め動作が行われる。減算のために
、通常の減算結果の通常の最下位ビット位置において丸
め動作が行われる。

段階２においては、最後のステイツキービットと、丸め
ビットと、最下位ビットとは３つの状況に対して計算さ
れる。それらの状況は正常な結果と、左桁送ｐ結果と、
右桁送υ結果とに依存する。

加算演算に対しては、正常な結果計算が加算器１への桁
上げとして結合され、右桁送結累計算が加算器２への桁
上げとして結合される。減算のためには、正常な結果計
算が加算器２への桁上げとして結合され、左桁送り結果
計算が加算器１への桁上げとして結合される。

好適な実施例の浮動小数点加算器は、行われる丸め動作
に従って、加算のためには仮数Ｒビット＜０＞を計算し
、減算の九めには仮数Ｒビットく１：０〉を計算し、か
つ桁上げビットを２つの加算器４２へ供給する。Ｉｇｂ
を操作するために加算器４２は容易に構成でき、各加算
器への適切な桁上げビットが丸めを行う。すなわち、Ｍ
ＵＸ４３への入力として結合されているビットく０〉と
ビット＜１：０＞の代りに、２つの加算器への桁上げビ
ットが丸めを行う。ビットく０〉とビット〈１：０〉を
発生する丸め論理３６の代シに、加算器４２は仮数のｌ
ｓｂ　　ビットを操作する。第３図の加算器１に対して
は、それはピッ）＜５２：０＞を操作し、加算器２に対
してはピッ）＜５３：１＞を操作する。丸め論理におい
て加算器４２の外部でｌｓｂが計算される本発明の技術
は例示の之めであって、本発明を限定するためのもので
はない。

以上、二重加算器技術を用い、かつ、結果の解を実際に
得る前に結果の解の必要な正規化と必要な丸めを決定す
るために、前置正規化論理回路と丸め論理回路とを含む
浮動小数点加算器について説明した。本発明の浮動小数
点加算器は半導体集積回路で実現でき、倍精度のために
５３ビツトの仮数と１１ビツトの指数を有する演算数と
、単一精度の之めに２４ビツトの仮数と８ビツトの指数
を有する演算数とを処理できることを理解すべきである
。加算器において単一精度計算を行う時は、倍精度の例
について先に行った説明が同様に適用される。Ｏま次は
１のような値を保持する場所を用いて使用していないビ
ット位置を埋める。更に、本発明の浮動小数点加算器を
ＩＥＥＥ７５４規格の適用について説明したが、本発明
の要旨を逸脱することなしに他の規格を容易に適用でき
ることを理解すべきである。

【図面の簡単な説明】

第１図は本発明の前置正規化回路を示すブロック図、第
２図は本発明の２加算器技術を示すブロック図、第３図
は好適な実施例の２加算器技術を示し、かつ２つの５３
ビツト仮数の処理を示すブロック図、第４図は本発明の
浮動小数点加算器を示すブロック図である。 １．２・・・・加算器、３，１１，１４．２４゜２６．
４３−−−−ＭＵＸ、１２−−−−比Ｍｉ、１３・・・
・仮数比較器、１５・・・・シ７り、１Ｂ・・・・右桁
送夛符号器、３０・・・・減算器、３１・・・・左桁送
υ符号器、３８・・・・増加器、３９・・・・減少器。

Claims (3)

【特許請求の範囲】
1. （１）和／差を得るために第１のオペランドと第２のオ
   ペランドを加算／減算することにより加算／減算を行う
   浮動小数点加算器において、 前記第１のオペランドの仮数と前記第２のオペランドの
   仮数を受けるために結合され、前記２つの仮数を加算／
   減算し、かつ、前記２つの仮数の加算／減算の和／差で
   ある第１の出力を発生する第１の加算器と、 前記第１のオペランドの仮数と前記第２のオペランドの
   仮数を受けるために結合され、前記２つの仮数を加算／
   減算し、かつ、前記２つの仮数の加算／減算の和／差で
   あつて、前記第１の出力に対して１ビット位置だけ桁送
   りされた第２の出力を発生する第２の加算器と、 前記第１の加算器と前記第２の加算器へ結合され、加算
   を行う時に前記第１の加算器から桁上げ出力を受け、減
   算を行う時に前記第１の加算器の最上位ビット（ｍｓｂ
   ）位置内の和ビットのビット値を検出する加算器選択器
   と、 を備え、この加算器選択器は、加算を行う時に、前記桁
   上げ出力が第１の状態であれば前記第１の出力を選択し
   、前記桁上げ出力が第２の状態であれば前記第２の出力
   を選択し、 前記加算器選択器は、減算を行う時に前記和ビットの前
   記ビット値が所定の値を有するならば前記第１の出力を
   選択し、前記和ビットが所定の値を持たないならば前記
   第２の出力を選択し、前記加算／減算を行う時に正規化
   された結果仮数が得られることを特徴とするオペランド
   の仮数を加算／減算する回路。
2. （２）予め正規化されている第１のオペランドと予め正
   規化されている第２のオペランドとに対して加算と減算
   を行う浮動小数点加算器において、 前記オペランドの仮数を受けるために結合され、より大
   きい大きさのオペランドに属する仮数として、より上位
   のビット位置ｍと、より下位のビット位置ｎとにより決
   定される範囲＜ｍ：ｎ＞を有するビットで構成された第
   １の仮数を選択し、かつ、前記範囲を有するビットで構
   成された第２の仮数を選択する第１の選択器と、 前記第１の仮数と前記第２の仮数とのビット＜ｍ−１：
   ｎ＞を受けるために結合され、前記加算を行うならば前
   記２つの仮数を加え合わせ、前記減算を行うならば前記
   第１の仮数から前記第２の仮数を引き、範囲＜ｐ、ｑ＞
   を有する結果を供給し、かつ加算を行うならばビット＜
   ｐ、ｑ＞より成る第１の出力を供給し、減算を行うなら
   ば第２の出力＜Ｐ−１、ｑ＞を供給する第１の加算器と
   、 前記第１の仮数と前記第２の仮数とのビット＜ｍ：ｎ＋
   １＞を受けるために結合され、前記加算を行うならば前
   記２つの仮数を加え合わせ、前記減算を行うならば前記
   第１の仮数から前記第２の仮数を引き、前記範囲＜ｐ、
   ｑ＞を有する結果を供給し、かつ、加算を行うならばビ
   ット＜ｐ、ｑ＞より成る第３の出力を供給し、減算を行
   うならば＜ｐ−１、ｑ＞より成る第４の出力を供給する
   第２の加算器と、 それらの加算器からのそれら４つの出力を受けるために
   結合され、かつ、前記第１の加算器からの桁上げ出力ビ
   ットと前記第１の加算器からのビット＜ｐ＞の値を受け
   るために結合され、前記桁上げ出力ビットが第１の状態
   にあつて、加算が行われる時に前記第３の出力を選択し
   、減算を行う時に前記第１の加算器からの前記ビット＜
   ｐ＞が所定の状態を有する時に前記第２の出力を選択し
   、減算を行う時に前記第１の加算器からの前記ビット＜
   ｐ＞が前記所定の状態を有しない時に前記第４の出力を
   選択する手段を選択する第２の選択器と、 を備え、前記加算と前記減算を行う時に正規化された結
   果仮数が得られることを特徴とするオペランドの仮数を
   加算し、かつ減算する回路。
3. （３）予め正規化されている第１のオペランドと予め正
   規化されている第２のオペランドについて加算と減算を
   行い、正規化された結果を得る浮動小数点加算器におい
   て、 前記オペランドの仮数を受けるために結合され、より大
   きい大きさのオペランドに属する仮数として、より上位
   のビット位置ｍと、より下位のビット位置ｎとにより決
   定される範囲＜ｍ：ｎ＞を有するビットで構成された第
   １の仮数を選択し、かつ、前記範囲を有するビットで構
   成された第２の仮数を選択する第１の選択器と、 前記第１の仮数と前記第２の仮数とのビット＜ｍ−１：
   ｎ＋１＞を受けるために結合され、前記加算を行うなら
   ば前記２つの仮数を加え合わせ、前記減算を行うならば
   前記第１の仮数から前記第２の仮数を引き、範囲＜ｐ、
   ｑ＞を有する結果を供給し、かつ加算を行うならばビッ
   ト＜ｐ、ｑ＞より成る第１の出力を供給し、減算を行う
   ならば第２の出力＜ｐ−１、ｑ＞を供給する第１の加算
   器と、 前記第１の仮数と前記第２の仮数とのビット＜ｍ：ｎ＋
   ２＞を受けるために結合され、前記加算を行うならば前
   記２つの仮数を加え合わせ、前記減算を行うならば前記
   第１の仮数から前記第２の仮数を引き、前記範囲＜ｐ、
   ｑ＞を有する結果を供給し、かつ加算を行うならばビッ
   ト＜ｐ、ｑ＞より成る第３の出力を供給し、減算を行う
   ならば＜ｐ−１、ｑ＞より成る第４の出力を供給する第
   ２の加算器と、 それらの加算器からのそれら４つの出力を受けるために
   結合され、かつ、前記第１の加算器からのビット＜ｐ＞
   の値を受けるために結合され、前記桁上げ出力ビットが
   第１の状態にあつて、加算が行われる時に前記第３の出
   力を選択し、減算を行う時に前記第１の加算器からの前
   記ビット＜ｐ＞が所定の状態を有する時に前記第２の出
   力を選択し、減算を行う時に前記第１の加算器からの前
   記ビット＜ｐ＞が前記所定の状態を有しない時に前記第
   ４の出力を選択する手段を選択する第２の選択器と、 を備え、前記加算と前記減算を行う時に正規化された結
   果仮数が得られることを特徴とするオペランドの仮数を
   加算し、かつ減算する回路。