JPH02289097A - 画像表示データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は図形処理の分野に関し、特に、ソフトウェア駆
動パイプライン化図形処理装置においてシェージングを
伴なう三次元図形画像を描出するための画素データの計
算をスピードアンプする方法及び装置に関する。

〔従来の技術及び発明が解決しようとする問題点〕

高速デジタルコンピュータの開発が進むにつれて、三次
元（３Ｄ）図形画像を実時間表示することが実際に可能
になった。そのような表示能力を発揮するシステムは、
ごくわずかな例を挙げただけテモ、エンジニアリング・
ワークステージ；Ｊン、実時間シミュレータ及びアニメ
ーション映画などの分野に広く応用されている。

より複雑な画像をより高い品質で描出することが要求さ
れるが、そのためには、演算のスループットをさらに向
上させなければならなかった。初期のコンピューターグ
ラフィック・システムは、隠線を除去した単純な幾何学
的立体をシェージングを伴なう着色画像として描出する
ことしかできない場合が多かったが、現在では、たとえ
ば、人間の姿などの非常に複雑な物体をコンピュータで
生成した表示を高解偉度画偉として描出することが可能
である。

このような進歩は、超大規模集積（ｖｔ、ｓｘ）回路の
出現で演算が高速化されたことと、より効率の良い図形
処理アルゴリズムが開発されたことの２つによって可能
になったのである。図形処理システム技術がこのように
進歩したにもかかわらず、従来のグラフインク・システ
ムの能力は、依然として、高品質実時間画像生成の実行
に束縛されている。汎用プロセッサは、一般に、実時間
演算を実行するために画質を落とす。めるいは、非常に
高品質の画像を生成できるとしても、それは実時間アニ
メーションを伴なわないものである。そこで、ベクトル
操作、隠面消去、シェージングなどの様々な３０図形演
算を実行するために最適化された専用ハードウェアを具
備する専用図形処理装置が開発された。そのような専用
図形処理装置は高レベルの性能を示すが、高価であり、
汎用プロセンサのもつ融通性に欠けている。

従って、速い演算速度を継続して支援することができる
が、３Ｄ図形表示は主にソフトウェアで実現されるよう
な高性能図形指向プロセッサが必要である。

〔問題点を解決するための手段〕

本発明は、ＶＬＳＩプロセッサにおいてソフトウェア実
現３Ｄ図形パイプラインを構成する方法及び装置を１指
している。シングルチッププロセッサの一部を、物理的
に、図形指向処理専用の部分とし、図形パイプラインの
スループントを実質的（（加速する一連の図形指向命令
が提供される。

本発明の１つの而においては、ｌｉｔ！面消去を容易に
するための命令が提供されている。Ｚバッファ検査命令
は、新たに計算された距離（Ｚ）値と、２パンフアの内
容との符号なし整数（頴序数）比較を複数回同時に実行
する。描出すべき点の距離をＺバッファの対応する値と
比較し、そこで、描出すべき点がＺバッファ値より近接
している（小さい）画素を指定するために、画素マスク
の適切なビットをセントする。連続するＺバッファ検査
命令がその結果と画素マスクレジスタに累積させるよう
に、画素マスクの先に計算されたビットはシフトされる
。１６ビントの２値の場合、１回の命令サイクルの中で
、４回の比較と画素マスク更新が同時に実行される。画
素記憶命令は、画素マスクラ利用して、フレームバッフ
ァの、現在画素値により表示され九表面より近接してい
る新たに描出される表面上の１点に対応する画素記憶場
所のみを更新する。

本発明の別の面においては、Ｚバッファに記憶されてい
る値のような距離値の線形補間を実現するための命令が
提供される。２つの３２ビット固定小数点実数加算は並
行して実行される。実数の和は、ＭＥＲＧＥレジスタに
ロードされる時点で１６ビントに切捨てされ、その後、
ＭＥＲＧＥレジスタの内容は右へ１６ビントシフトされ
る。２つのそのよりなＺバッファ加算命令を連続して実
行することにより、合わせて４つの１６ビント補間２値
がＭＥＲＧＥレジスタに累積される。

本発明のさらに別の面においては、画素の色の強さの補
間を実現するための命令が提供される。

この画素加算命令は、複数の固定小数点実数加算が並行
して実行されるという点で、Ｚバッファ加算命令と同じ
ように作用する。画素加算命令は８ビット、１６ビツト
及び３２ビットの画素フォーマットで作用する。

単一の色の強さしか表示されない８ビツト画素フォーマ
ットの場合、４つの１６ビツト実数加算が並行して実行
される。それぞれの１６ビント実数は８ビツトの整数部
を有する。実数の和は、ＭＥＲＧＥレジスクへのロード
の時点で８ビツトに切捨てされ、ＭＥＲＧＥレジスタの
内容は、命令のたびに１右へ８ビットシフトされる。２
つのそのような画素加算命令を連続して実行することに
より、ＭＥＲＧＥレジスタには８つの８ビツト補間画素
が累積される。

１６ビツト画素フォーマットの場合は、３つの色の強さ
は、それぞれ、６ビツト、６ビント、４ビツトで表わさ
れる。８ビツト画素フォーマントの場合と同様に、４つ
の１６ビツト実数加算が並行して実行されるが、整数部
は８ビツトではなく、６ビツトから成る。実数の和は、
ＭＥＲＧＥレジスタへのロードの時点で６ビツトに切捨
てされ、ＭＥＲＧＥレジスタの内容は、命令のたびに、
右へ６ビツトシフトされる。色ごとに１つずつ、３つの
そのような画素加算命令を連続して実行することによｆ
ｉ、ＭＥＲＧＥレジスタには４つの１６ビツト補関画素
が累積される。

３２ビツト画素フォーマントの場合には、画素加算命令
は２つの３２ビット実数加算を並行して実行する。それ
ぞれの実数は８ビットの整数部を有する。結果は８ビッ
トに切捨てされ、ＭＥＲＧＥレジスタは命令のたびに右
へ８ビツトシフトされる。色ごとに１つずつ、３つのそ
のような命令は２つの３２ビツト補間画素を累積させる
。

〔表記法及び用語〕

以下の詳細な説明は、演算装置の内部において実行され
るデータビットに関する演算のアルゴリズム及び記号表
示によって主に提示される。このアルゴリズムによる説
明と表示は、データ処理技術における当業者がその作業
の内容を他の当業者に有効に伝達するために使用する手
段でるる。

ここでは、また、−射的にも、アルゴリズムは、所望の
結果に至る自ら矛盾しない一連のステップであると考え
られる。それらのステップは、物理量の物理的な操作を
必要とするものである。通常、そのような量は、記憶、
転送１組合せ、比較及びその他の方法による操作が可能
な電気的信号又は磁気信号の形態をとるが、必ずしもそ
れには限定されない。場合に応じて、主に一般に共通す
る慣例の便宜を考慮して、それらの信号をビット値。

ｌ！素、記号１文字１項、数などと呼ぶと好都合である
ことがわかって＾る。喪だし、このような用語及びそれ
に類する用語は、全て、適切な物理量と関連しておシ、
単に、それらの量に便宜上付されたラベルであるにすぎ
ないということに留意すべきである。さらに、実行され
る操作も、一般に人間のオペレータが行う知的作業と関
連する加算又は比較などの用語で呼ばれる。本発明の一
部を形成するここで説明する演算のいずれにおいても、
そのような人間のオペレータの能力は不要であり、多く
の場合に望ましくない。演算は機械演算である。本発明
はマイクロプロセッサで適用されるのが最も有利である
が、本発明の演算を実行するのく有用な他の機械として
は、汎用デジタルコンピュータ及びそれに類する装置が
考えられる。いずれの場合にも、方法の動作及びコンピ
ュータを動作させる方法と、計算方法それ自体との明確
な区別に注意すべきである。本発明は、その一部で、プ
ロセッサを動作させ、それにより、電気的信号を処理し
て、別の所望の電気的信号を発生する方法ステップに関
する。

〔実施例〕

以下、添付の図面を参照して本発明の詳細な説明する。

以下の説明の中で、本発明を完壁に理解させる九めに１
デ一タ表示形態、ビット割当て、動作のシーケンスなど
を特定して挙げているが、それらの事項は、説明の便宜
上、記載されるのであって、本発明を限定するものでは
ない。そのような特定の詳細な事項を含まずとも本発明
を実施しうることは当業者には明白で６ろう。また、場
合によっては、本発明を無用にわかシにくくするのを避
けるため、良く返られている図形処理用のノ・−ドウエ
ア、方式及びアルゴリズムの詳細な説明を省いたところ
もある。

本発明は、隠面消去、距離補間及び強さ補間を使用する
３Ｄシエージングを実行する上での補助となる特殊な演
算を実行することによυ、高性能３Ｄ図形アプリケーシ
ョンを支援する。ζこに挙げた機能は、通例、当咳技術
分野で良く知られている通シ、図形処理装置で実行され
る。これらの機能を実行するための基本的な方法とアル
ゴリズムは良く知られているので、ここでは詳細には説
明しない。

本発明の補間演算は、描出すべき立体物体の表面が一組
の互いに接続する多角形により近似されるような図形ア
プリケーションを支援する。それぞれの多角形の頂点の
距離と、色の強さは既にわかっているものと仮定される
が、各多角形の内側にある他の点の距離と強さを、既知
の値の間の補間によって計算しなければならない。

本発明の方法ステップを、マイクロプロセッサにおいて
実行される命令として説明し且つ実現するのが好都合で
ｂる。好ましい実施例では、プロセッサは６４ビットデ
一タ語について動作する。

ココテ説明する命令は、アドレス可能レジスタソースか
ら得られる２つまでのデータ語に対して作用できる。ソ
ースオベラ／ドは、一般［、ｓｒ＋ｅｌ及びｇｒｅ２と
して示される。命令は、同様に、その演算の結果を、一
般にｒｄｅｓｔとして示されるアドレス可能レジスタ宛
先へ戻す。

本発明は８ビツト、１６ビント又は３２ビットの画素の
フォーマントで動作する。８ビット画素の場合、画素の
強さを表示するために８つまでのビットを使用できる。

残シのビットがあれば、それらのビットは、色などの画
素の別の属性を表示するために使用可能である。強さビ
ットは画素の下位ビットでなければならない。

１６ビント画素の場合は、それぞれ、６ビツト。

６ビント、４ビットから成る３つの強さ属性フィールド
がある。これらのフィールドは、通常、表示すべき三原
色、すなわち、鬼緑１青と関連している。しかしながら
、特定のアプリケーションの都合を考慮して、フィール
ドは色に割当てられても良いし、また、他の何らかの画
素属性に割当てられても良い。

３２ビント画素の場合には、４つの任意の属性を表示す
る４つの８ビツトフイールドが設けられる。たとえば、
３つの高位フィールドを三原色を表わすのに使用し、最
下位フィールドを、質感などの付加的属性を表わすのに
使用しても良い。

Ｚバッファ検査 ３Ｄ図形処理では、各画素と観察者との離間距離を表わ
す値をその画素と関連づけることにより隠面消去を容易
にする２パン７アを使用するのが普通である。特定の画
素位置において点をペイントするとき、三次元描出アル
ゴリズムは、その点と観察者との離間距離を計算する。

点が、その画素により既に表示されている点より観察者
から離れている場合、画素は更新されない。本発明は、
１回のクロックサイクルの中で、複数の２値を比較し、
よ）近接した（小さい）値を選択し、新たなＺ値のセッ
トを計算し、画素マスクを更新するＺバッファ検査命令
を実行する。既に描出されている画素より近接している
画素のみが更新されるように、画素データをフレームバ
ンファに記憶するとき罠は、画素マスクレジスタを使用
する。

２パンフア検査命令は、符号のない整数の比較を複数回
実行する。命令に対する入力は、通常は１つの点と観察
者との離間距離をそれぞれが表わしている値から成る２
つの値プレイから取出されるのが普通である。一方の７
レイは描出ナベき点に対応する距離を含み、他方のアレ
イは既に描出式れた点に対応する距離を含む（すなわち
、Ｚバッファ）。命令は描出すべき点の距離とＺバッフ
ァの値とを比較し、どの距離が現在２パン７アに６る距
離より小さいかを示すために画素マスクのビットをセッ
トする。画素マスクの先に計算されたビットは、連続す
る命令がその結果を画素マスク中に累積してゆくように
、右ヘシフトされる。

そこで、画素マスクの内容は、後述するようにどの画素
を更新すべきかを判定するために画素記憶命令により使
用されることになる。

好ましい実施例では、本発明は、１６ビツト幅又は３２
ビツト幅のいずれかである距離（Ｚ）値を支援するｅ、
ｚバッファ値のサイズは、強さ情報及び／又は色情報を
蓄積している画素サイズとは無関係である。本発明は６
４ビットデ一タ語について動作するように実現される。

従って、１６ビツトの２値を使用する場合には、Ｚバッ
ファ検査命令によって４つの値を同時に検査することが
できる。３２ビットの２値を使用するときには、同時に
２つの比較が実行される。

Ｚバッファ検査命令を、以下罠記載する論理演算のシー
ケンスにより待機づけると好都合で６ろう。この場合、
画素マスクはＰＭ（（ｇ）・・拳ＰＭ（７）として示さ
れる８つのビットから成るプレイにょ夛構成され、ＰＭ
（（ｇ）は最下位ビットである。

１６ビツトの２パン７ア値の場合、ｍｒａｌ。

ＩｒＯ２及びｒｄｅｓｔを、それぞれ、４つの１６ビツ
トフイールド、すなわち、５ｒｃｌ（（ｇ）１・口ｒｃ
ｌ（３）と；　ｓ　ｒ　ｃ　２　（（ｇ）　番・働ｍ　
ｒ　ｃ　２　（３）と；　　ｒｄ＠５ｔ（Ｑ）＊＊・ｒ
　ｄ　＠　ｌ　ｔ　（３）とから成るプレイとして考え
る。尚、切は最下位フィールドを示す。

（１）　　ＰＭ＜−−４ビット右ヘシフトさせたＰＭ伐
）　ｔ＝０から３とするとき、 （２ａ）ＰＭ（１＋４）＜−−ＩｒＯ２（１）≦５ｒｃ
ｌ（１）（２ｂ）ｒｄｅｓｔ　（１）　（−−５ｒｃ２
（１）及び５ｒｃｌ（１）のうち小さいほう （３）　　ＭＥＲＧＥ　（−−０ ３２ビットの２バンクア値については、５ｒｅｌ。

５ｒｃ２及びｒｄ＠ｓｔを２つの３２ビットフイールド
から成るプレイとして考える他は、上述の場合と同じで
ある。この場合、２パン７ア検査命令は次のような演算
シーケンスを含む。

（４）ＰＭ＜−−２ビツト右ヘシフトさせたＰＭ（５）
ｉ＝０から１とするとき、 （５ａ）ＰＭ（１＋６）＜−−ｉｒａ２（１）＜　５ｒ
ａｌ　（１）（５ｂ）ｒｄｅｓｔ（１）（−−ＩｒＯ２
（１）及び５ｒａｌ（１）のうち小さいほう （６）ＭＥＲＧＥ＜−−０ 第４図は、１６ビツトのＺバッファ値に関するＺバッフ
ァ検査命令の演算を概念的に示す流れ図で６る。ただし
、第１図と、以下に説明するＺバッファ検査命令とは実
質的に概念に基づいて示されておシ、演算ステップが記
載される通シに順次実行されることを示唆するものでは
ない。説明は、単に、関連する論理演算及び算術演算を
十分に理解するのく都合がＪｊＺようになされるだけで
ある。

実際には、以下に記載するステップは、全て、はぼ同時
に並行して実行され、それにより、ｚバッファ検査命令
の全体を、それが実現されるプロセッサの１回のクロッ
クサイクルの中で実行するようにしているのでめる。

ステップ１０からスタートする。このステップ１０では
、画素マスクの内容を右へ４ビット７７トさせる。その
結果、先の２パン７ア検査の結果、はシフトダウンされ
、画素マスクレジスタは現在の命令の結果を受取るよう
に準備される。ステップ１２では、ループカウンタ（１
）を０に初期設定する。次に、ステップ１４で、５ｒｅ
２（１）から検索し＆Ｚ値を５ｒｃｌ（りから検索した
ｚ値と比較する。

好ましい実現形態においては％　　ＩｒＯ２は「新」２
値ｔｔみ、５ｒｃｌはＺバッファからの「旧」ｚ値を含
む。すなわち、画素（りに関して、ｍ　ｒ　ｅ　２　（
１）は描出すべき表面の２値を含むのに対し、ｓ　ｒ　
ｃ　１　（１）は先に描出されている表面の中で最も近
接するものくついての同じ画素の２値を含む。ＩｒＯ２
（１）がａｒｅｌ（１）より小さいか又はそれ七等しい
場合、すなわち、新２値が旧２値より小さい（スクリー
ンに近接している）場合には、演算はステップ１６へ進
み、そこで、画素マスクのビン）（ｉ＋４）に論理値１
をロードする。これは、新九に描出される表面を表示す
るために、関連する画素を更新すべきでるることを示す
。次に、ステップ１８へ進み、ＩｒＯ２（１）の値、す
なわち、新２値ｋ　ｒｄｅｓ　ｔ　（１）Ｋ　ｒｙ−ド
する。そこで、記憶場所ｒｄｅｓｔ（１）は新九に計ｘ
されたＺバッファを指定する。

ステップ１４において、新２値が旧２値より大きいこと
がわかった場合には、画素の更新は不要であるので、演
算はステップ２０へ進み、そこで、画素マスクのビット
（ｉ＋４）に論理値Ｏがロードされる。次に、ステップ
２２で、５ｒｃｌ（１）の値、すなわち、旧２値をｒｄ
＊５ｔ（１）にロードすることにより、その画素に関し
ては旧２値をＺバッファに維持する。

ステップ２４では、４つの１６ビントｚ値の全てが検査
され終わつ九か否かを判定するためにループカウンタｌ
を試験する。検査が完了していなければ、ステップ２６
でループカウンタを増分し、次の１の値についてループ
を繰返す。先に説明し九ように、４つの２値は頭次検査
されるより、全て並行して検査されるのが好ましい。４
つの償金てが検査されていたならば、ステップ２８でＶ
ＥＲＧＥレジスタに全てゼロをロードする。ＭＥＲＧＥ
レジスタの目的と機能に関しては、以下にさらに詳細に
説明する。次に、ステップ３０で、Ｚバッファ検査命令
を終了する。

第１図と以上の説明は、３２ビットの２パンフア値に関
する２パンフア検査命令の演算にもほぼ適用できる。し
かしながら、前記の演算（４）〜（６）と矛盾しないよ
うに、ステップ１０では画素マスクが右へ２ビツトシフ
トされると共に、ステップ１４〜２２は４つの２値では
なく、２つの２値について実行されることは了承される
であろう。

Ｚ　／（ソファ検査命令をパイプライン方式で実行する
ことにより、演算効率を向上させることができる。パイ
プライン化されたＺバッファ検査はほぼ上述の通シに実
行されるのであるが、新２値と、旧２値のうち小さいほ
うを記憶場所ｒｄ＠ａｔ（１）に記憶する動作は、後続
する命令によって実行される。従って、それぞれのＺバ
ッファ検査命令は、先の命令で実行された比較の結果を
記憶すると同時に、現在比較されている２つの２値のう
ち小さいほうを、後続する命令で記憶するのに備えて選
択する。

次に、第４図に関して説明する。第４図には、本発明を
実現するシステムの簡略化した機能ブロック線図が示さ
れている。オペランドは、一連のアドレス可能６４ビッ
トレジスタから構成されるレジスタファイル（図示せず
）から取出される。

２つのオペランド（先に使用した用語によれば、５ｒｃ
ｌと、ａｒｅ２　）　は、６４ビツト加算器５０と、マ
ルチプレクサ５２とに与えられる。加算器５０とマルチ
プレクサ５２は、前述のように４つの１６ビットｚ値又
は２つの３２ビットｚ値に関する並行演算を容易にする
ために、共に、並列に配置された４つの１６ビット装置
として構成されている。

加算器５０は一方のオペランドを他方のオペランドから
減算することにより、比較器として機能する。加算器５
０からの実行信号は、２つのオペランドのうち小さいほ
うを選択するために、マルチプレクサ５２に印加される
。マルチプレクサ５２の出力はマルチプレクサ５８０入
力端子人に印加される。このマルチプレクサ５８は宛先
レジスタへ送信されるべき値を決定するもので、実行中
の命令のオペレーションコードにより制御される。

Ｚバッファ検査命令の場合、入力Ａは結果ランチ６０へ
の印加の丸めに選択される。この結果は、その後、レジ
スタファイルの中の指定ファイルに書込まれる。加算器
５０で実行される減算の結果は、上記の論理演算（２ａ
）及び（５ａ）に従って、８ビット画素マスク６２の最
上位ビットをさらに決定する。

尚、第４図は、本発明を実行する装置の機能ブロック線
図であるが、第４図に示す装置を特定のハードウェアで
どのようにして実現するかは、設計上の選択の問題で６
って、概して本発明とは無関係な数多くの要因によって
決定されることは当業者には明白であろう。従って、実
際に利用するプロセッサには通常含まれているでめろう
と思われるが、本発明の機能とは無関係である回路素子
については、図面を明瞭にする目的で、ここでは図示し
なかった。ばらの電気的構成要素及び／又は市販の集積
回路デバイスを使用して本発明を実現することは可能で
あるが、マイクロプロセッサチップとの関連で本発明を
適用するのが最も有利である。詳細にいえば、本発明は
、高いスループットを得るために最適化された縮小命令
セット演算（ＲＩＳＣ）プロセッサ又はコプロセツサに
おいて特に有用である。

画素記憶 画素マスクがＺバッファ検査命令によって前述のように
充填された後、画素マスクの内容は、フレームバッファ
の、対応する画素マスクビットが論理値１にセットされ
るような画素記憶場所、すなわち、新たに描出される表
面が既に記憶されている表面よりスクリーンに近接して
いるような画素を選択的に更新するために使用される。

新たに計算された画素値は、レジスタファイルの中の６
４ビット浮動小数点レジスタに記憶される。すなわち、
画素フォーマントに応じて、レジスタに記憶される各デ
ータ語は２つ１４つ又は８つのＷＪ素値を含むことＫな
る。画素記憶命令の演算中、指定された６４ビットレジ
スタのビットフィールドは画素マスクのビットにより選
択的にマスクされる。それぞれの画素記憶命令と関連し
て、画素マスクは、レジスタに記憶された画素値の数に
対応するビット数だけ、右ヘシフトされる。従って、８
ビツトの画素サイズの場合は、画素マスクは８ビツトシ
フトされ、１６ビツトの画素サイズの場合は、画素マス
クは４ビットシフトされ、３２ビットの画素サイズの場
合には、画素マスクは２ビットシフトされる。

以上の説明から、画素の処理を、それぞれ８つの画素を
含む複数の画素群として編成すると好都合であることが
わかるであろう。すなわち、まず、画素マスクを充填す
るために、（ｚ値のサイズに応じて）２つ又は４つの２
パンフア検査命令を実行する。次に、画素サイズに応じ
て、１つ、２つ又は４つの画素記憶命令を実行し、画素
マスクの内容に従ってフレームバッファを更新する。

ｚ値の補間 本発明では、距離値の線形補間を実現する２パンフア加
算命令を実行する。Ｚバッファ加算命令については、第
２図に示すように、１６ビントＺバッファは３２ビツト
距離補関を使用することができる。このように、１つの
命令で２つの２値を同時に処理できる。Ｚバッファ加算
命令は、３２ビツト値を、１６ビツト整数部と、１６ビ
ツト小数部とを有する固定小数点実数としてそれぞれの
値を扱うような方式で加算するように設計されている。

２つの実数は、ＶＥＲＧＥレジスタにロードされるとき
には、１６ビントの整数にそれぞれ切捨てされる。Ｚバ
ッファ加算命令ごとに、ＭＥＲＧＥレジスタは右へ１６
ビツトシフトされる。通常は、４つの補間２値がＭＥＲ
ＧＥレジスタに累積されるように、２つのＺバッファ加
算命令は連続して実行される。

３Ｄ図形処理においては、従来から、１つの表面１に１
組の互いに接続する多角形から構成されるものとして扱
っている。隠面消去を実行するためＫは、その表面上の
各画素位置ごとに距離値を計算しなければならない。そ
れぞれの多角形は平面状でｂるので、多角形上のそれぞ
れの点に関する距離値は、次のような線形関係により与
えられることがわかる。

（７）　　Ｚ＝ｋｍ　ｘ　＋　ｋ、　ｙ　＋　ｋ。

式中、２は、（ｇ、ｙ）の座標を有する画素と関連する
２値でめシ、ｋｌ　ｌ　ｋ、及びに３は定数でらる。

多角形のいずれかの点、通常は頂点においてｚ値を初期
設定すると好都合である。この初期設定値を２０とする
と、同じ走ｆ線上の隣接する点、すなわち、Ｙは一定に
保持され且つＸは１だけ増分され圧点の２値は、 （８）　　ｚ　ｓ　＝　ｋ、　十ｚ　。

により与えられる。

従って、画素ごとに２回の乗算と、３回の加算を実行す
るのではなく、多角形ごとに１つの初期設定ｚ値を計算
し、次に、その２値以外の点の１つずつＫついて１回の
加算のみを必要とする線形補間を実行するだけで良い。

第２図に関して説明する。第２図には、２パン７ア加算
命令が概略的に示されている。記憶場所ａｒｃｌ及びａ
ｒｃ２は、共に、２つの３２ビット固定小数点数を含む
。ａｒｃｌ又はｍｒａ２のいずれかは１６ビツト値を滲
なう２パンフアに対応し、他方は適切な補間定数の記憶
場所に対応する。２値は整数値さして記憶されるため、
２パンフアソ一ス語の小数部は空であることが認められ
るであろう。これに対し、補間定数は、過剰な細分性が
補間２値に導入されないように、３２ビット固定小数点
寮数として表わされる。

加算の結果、それ以前と変わらずに、２つの３２ビット
固定小数点実数から構成されており、それらは記憶場所
ｒｄ＠ａｔへ送られる。ＭＥＲＧＥ　レジスタの内容は
、第２図に矢印４０で示すように、それぞれ１６ピツト
から成るビット群の中で、右へ１６ビツトシフトされる
。すなわち、ビット４８〜６３はビット３２〜４１ヘシ
フトされ、ビット１６〜３１はビット０〜１５ヘシフト
される。２つの３２ビットの結果のうち１６ビントの整
数部がＭＥＲＧＥレジスタの、先のシフトによって空い
たビットにロードされるように、加算演算の結果は切捨
てされる。すなわち、２つの新たに計算された２値の最
上位１６ビントがビット１６〜３１と、ビット４８〜６
３とそれぞれロードされることになる。２つの２パンフ
ア加算命令は、通常、連続して実行されるので、ＭＥＲ
ＧＥレジスタは最終的には４つの２値を含む状態になる
。

３２ビットの補間を伴なう３２ビットＺバッファの場合
には、通常の加算命令で２回の３２ビツト加算を並行し
て有効に実行できるので、特別のＺバッファ加算命令は
不要である。補間中にデータが下位３２ビツトから上位
３２ビットへ桁上げされることによって引起こされるひ
ずみは、一般に、ささいなものである。

第４図に戻って説明を続ける。上述のような実数加算は
６４ビツト加算器５０において実行される。その結果は
、先に述べたように実行中の命令のオペレーションコー
ドにより制御されるマルチプレクサ５８の入力端子Ｂに
印加される。入力Ｂは２パン７ア加算命令のために選択
されることにより、補間２値を結果ランチ６ｏに供給さ
せ、そこから、レジスタファイルの中の指定レジスタに
書込ませる。

加算器５０から得られた結果はマルチプレクサ５４にも
印加される。このマルチプレクサ５４は画素サイズと、
実行中の命令のオペレーションコードとにより制御され
る。マルチプレクサ５４は、加算器５０からの結果をロ
ードされるＭＥＲＧＥレジスタのフィールドと、シフト
後のＭＥＲＧＥレジスタでロードされるフィールドとを
選択する。

ＭＥＲＧＥレジスタに累積された補間値は、マルチプレ
クサ５８の入力端子Ｃをイネーブルすることによ、９、
ＭＥＲＧＥレジスタ５６の出力を結果ランチ６０へ送る
ＭＥＲＧＥ命令とのＯＲによって、レジスタファイルの
中の１つのレジスタに書込まれても良い。

画素の補間 本発明は、画素の色の強さの線形補間（Ｇｏｕｒａｎｄ
シェージング）ｔ−１上述の２値補間と同様の方法で、
画素加算命令によって実現する。先に述べた通シ、本発
明は８ビツト、１６ビツト及び３２ビットの画素フォー
マントをそれぞれ支援する。

８ビツト画素フォーマントと、１６ビット画素７オーマ
ントは１６ビツト強さ補間を使用する。６４ビツト命令
の場合、画素加算は一度に４回の１６ビツト補関を実行
する。３２ビット画素フォーマットは３２ビット強さ補
間を使用する。従って、画素加算命令は一度に２回、そ
のような３２ビット強さ補間を実行する。

第３図（ａ）は、８ビツト画素フォーマントを採用する
場合の画素加算命令を示す。この場合、命令は１６ビツ
ト値を加算するので、それぞれの値を、８ビットの整数
部と−８ビツトの小数部とを含む固定小数点実数として
扱うことができる。実数は、ＭＥＲＧＥレジスタにロー
ドされるときには、８ビツトに切捨てされる。このよう
な命令のたびに、ＭＥＲＧＥレジスタは右へ８ビツトシ
フトされる。

２つの８ビツト画素加算命令、すなわち、偶数番号の画
素について補間を実行するための命令と、奇数番号の画
素について補間を実行するための次の命令とが連続して
実行されるべきである。■１ｌＲＧＥレジスタのシフト
は、２つの８ビット画素加算命令の結果を組合せる効果
を有する。

第３図（ｂ）は、１６ビツト画素フォーマットを採用す
る場合の画素加算命令を示す。この場合、画素加算命令
は１６ビント値を加算するので、それぞれの値を、６ビ
ツトの整数部と、１０ビツトの小数部とを含む固定小数
点実数として扱うことができる。ＶＥＲＧＥレジスタに
四−ドされるときには、６ビントに切捨てされる。１６
ビツト画素加算命令のたびに、ＭＥＲＧＥレジスタは右
へ６ビツトシフトされる。通常、１つの画素に表示され
る色ごとに１回ずつ、合わせて３つのそのような命令が
連続して実行される。ＭＥＲＧＥレジスタのシフトは、
連続する命令の結果をＭＥＲＧＥレジスタに累積させる
。尚、ＶＥＲＧＥレジスタにロードされた第１組の６ビ
ント値は、それぞれ、１６ビツト画素の右側末端ヘシフ
トされるときに、さらに４ビツトに切捨てされる。

第３図（ｃ）は、３２ビツト画素に関する画素加算命令
を示す。この場合、画素加算命令は３２ビツト値を加、
算するが、それぞれの値は、８ビットの整数部と、２４
ビットの小数部とを含む固定小数点実数として扱われる
。実数は、ＭＥＲＧＥレジスタにロードされるときには
、８ビットに切捨てされる。３２ビツト画素加算命令の
たびに、ＭＥＲＧＥレジスタは右へ８ビツトシフトされ
る。通常、１つの画素に表示される色ごとに１回ずつ、
合わせて３つのそのような命令が連続して実行されるが
、４つの画素属性の全てを組合せるために、４つの連続
する命令を実行しても良い。ＭＥＲＧＥレジスタのシフ
トは、連続して実行された命令の結果をＶＥＲＧＥレジ
スタに累！Ｒ醤せる。

再び、第４図に戻ると、画素加算命令の演算は、先にＺ
バッファ加算命令に関連して説明したのと同様に進行す
る。すなわち、加算器５０で実数の加算を実行し、その
結果を２つのマルチプレクサ５４及び５８に印加する。

この場合にも、補間画素値をレジスタファイル中の指定
ファイルへ送るために、マルチプレクサ５８の人力Ｂが
選択される。切捨てされ九画素強さをＭＥＲＧＥレジス
タ５６に累積するために、マルチプレクサ５４により、
補間画素値の適切なビットフィールドが選択される。

以上説明し之説明が開示の趣旨又はその本質的特徴から
逸脱せずに他の特定の形態で具現化されるであろう。す
なわち、本発明は上述の例に示される詳細な事項により
限定されるのではなく、特許請求の範囲によって規定さ
れるものとする。

【図面の簡単な説明】

第１図は、木兄ＢＡＶｃよる２パン７ア検査命令の演算
と概念的に示す機能ブロンク腋図、第２図は、本発明に
よるＺバッファ加算命令の演算を示す概略図、第３図（
１）は、本発明による８ビツト画素加算命令の演算を示
す概略図、第３図（ｂ）は、本発明による１６ビツト画
素加算命令の演算を示す概略図、第３図（Ｃ）は、本発
明による３２ビツト画素加算命令の演算を示す概略図、
第４図は、本発明による図形処理装置の機能ブロック線
図である。 ５０−・・・６４ビツト加算器、５２．５４・・・・・
マルチプレクサ、５６・−・＠ＭＥＲＧＥレジスタ、５
８・・瞭・マルチプレクサ、６０・拳・・結果ランチ、
６２・Ｉｌｌ・画素マスク。

Claims (4)

【特許請求の範囲】
1. （１）複数個の画素から構成される表示スクリーンに三
   次元物体の図形表示を描出するために表示データを発生
   し、クロック信号と同期して演算を順次実行するデジタ
   ルプロセッサにおいて、（ａ）それぞれの値が前記画素
   の中の１つに対応し且つ前記表示スクリーンから、それ
   に描出される第１の物体の対応する１点までの距離を表
   わしているような複数のＺ値を記憶するＺバッファを設
   ける過程と； （ｂ）それぞれが前記画素の中の１つに対応しているよ
   うな複数のビットから構成される画素マスクを設ける過
   程と； （ｃ）前記表示スクリーンに描出されるべき第２の物体
   上の１点に対応する各画素に関して、対応する新たなＺ
   値を計算し且つ記憶する過程と；（ｄ）前記画素マスク
   を所定のビット数Ｎだけシフトする過程と； （ｅ）前記新たなＺ値の中からＮ個を選択する過程と； （ｆ）前記Ｎ個の新たなＺ値を、前記Ｚバッファから検
   索されたＮ個の対応するＺ値と比較する過程と； （ｇ）前記Ｎ個の新たなＺ値のうちｉ番目のものが前記
   Ｚバッファから検索された前記対応するＺ値より大きく
   ない場合に、前記画素マスクの対応するｉ番目のビット
   をセットする過程と；（ｈ）前記１番目の新たなＺ値と
   、前記Ｚバッファから検索された前記対応するＺ値のう
   ち小さいほうを記憶する過程とから成り、過程（ｄ）、
   （ｅ）、（ｆ）、（ｇ）及び（ｈ）は前記クロック信号
   の１サイクルの間にほぼ同時に実行される、更新すべき
   画素を選択的に指定する方法。
2. （２）複数個の画素から構成される表示スクリーンに三
   次元物体の図形表示を描出するために表示データを発生
   するデジタルプロセッサにおいて、（ａ）それぞれの値
   が前記画素の中の１つに対応し且つ前記表示スクリーン
   から、それに描出される第１の物体の対応する１点まで
   の距離を表わしているような複数の旧Ｚ値を記憶する第
   １のレジスタ手段と； （ｂ）それぞれの値が前記画素の中の１つに対応し且つ
   前記表示スクリーンから、それに描出されるべき第２の
   物体の対応する１点までの距離を表わしているような複
   数の新Ｚ値を記憶する第２のレジスタ手段と； （ｃ）前記旧Ｚ値のうちＮ個をＮ個の対応する新ｚ値と
   比較する比較器手段と； （ｄ）少なくともＮ個のビットを有し、それぞれのビッ
   トが前記旧Ｚ値と前記新Ｚ値との前記比較のうち対応す
   る１つの結果を記憶する画素マスク手段と； （ｅ）前記第１の物体を表わす複数の旧画素値を記憶す
   るフレームバッファ手段と； （ｆ）前記第２の物体を表わす複数の新画素値を記憶す
   る第３のレジスタ手段と； （ｇ）前記新画素値のうち対応するものを前記画素マス
   ク手段の対応する１つのビットの関数として前記フレー
   ムバッファ手段に選択的に記憶するデータ経路手段とを
   具備し、前記フレームバッファ手段の、前記第２の物体
   のほうが前記第１の物体より前記表示スクリーンに近接
   している記憶場所のみが更新される、前記画素を選択的
   に更新する装置。
3. （３）複数のデータ語についてクロック信号と同期して
   演算を順次実行するデジタルプロセッサにおいて、 （ａ）第１のデータ値を表わす複数の第１のデータ語を
   記憶する第１のメモリ手段を設ける過程と； （ｂ）それぞれが前記第１のデータ語の中の１つに対応
   しているような複数のビットから構成されるマスクレジ
   スタを設ける過程と； （ｃ）前記第１のデータ語の指定されたサブセットごと
   に、対応する新たな第１のデータ値を計算し且つ記憶す
   る過程と； （ｄ）前記マスクレジスタを所定のビット数Ｎだけシフ
   トする過程と； （ｅ）前記新たな第１のデータ値の中からＮ個を選択す
   る過程と； （ｆ）前記Ｎ個の新たな第１のデータ値を、前記第１の
   メモリ手段から検索されたＮ個の対応する第１のデータ
   語と比較する過程と； （ｇ）前記Ｎ個の新たな第１のデータ値のうちｉ番目の
   ものが前記第１のメモリ手段から検索された前記対応す
   る第１のデータ語に対して所定の数学的関係を有する場
   合に、前記マスクレジスタの対応するｉ番目のビットを
   セツトする過程とから成り、過程（ｄ）、（ｅ）、（ｆ
   ）及び（ｇ）は、前記クロック信号の１サイクルの間に
   ほぼ同時に実行される、更新すべきデータ語を選択的に
   指定する方法。
4. （４）複数のデータ語について演算を実行するデジタル
   プロセッサにおいて、 （ａ）第１のデータ値を表わす複数の第１のデータ語を
   記憶する第１のメモリ手段と； （ｂ）複数の新たな第１のデータ値を記憶する第１のレ
   ジスタ手段と； （ｃ）前記第１のデータ語の中のＮ個をＮ個の対応する
   新たな第１のデータ値と比較する比較器手段と； （ｄ）少なくともＮ個のビットを有し、それぞれのビッ
   トが前記第１のデータ語と、前記新たな第１のデータ値
   との前記比較のうち対応する１つの結果を記憶するマス
   ク手段と； （ｅ）前記第１のデータ語と論理的に関連し、第２のデ
   ータ値を表わす複数の第２のデータ語を記憶する第２の
   メモリ手段と； （ｆ）複数の新たな第２のデータ値を記憶する第２のレ
   ジスタ手段と； （ｇ）前記新たな第２のデータ値のうち対応するものを
   前記マスク手段の対応する１つのビットの関数として前
   記第２のメモリ手段に選択的に記憶するデータ経路手段
   とを具備し、前記第２のメモリ手段の、対応する第１の
   データ語が前記対応する新たな第１のデータ値に対して
   所定の数学的関係を有する記憶場所のみが更新される、
   前記データ語を選択的に更新する装置。