JPH02290081A - シリコン薄膜およびその製造方法 - Google Patents

シリコン薄膜およびその製造方法

Info

Publication number
JPH02290081A
JPH02290081A JP1238342A JP23834289A JPH02290081A JP H02290081 A JPH02290081 A JP H02290081A JP 1238342 A JP1238342 A JP 1238342A JP 23834289 A JP23834289 A JP 23834289A JP H02290081 A JPH02290081 A JP H02290081A
Authority
JP
Japan
Prior art keywords
thin film
doping material
doped layer
silicon
silicon thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1238342A
Other languages
English (en)
Other versions
JP2801674B2 (ja
Inventor
Philip E Mauger
フイリップ　イー　マウガー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ims Ionen Mikrofabrikations Systems GmbH
Nanostructures Inc
Original Assignee
Ims Ionen Mikrofabrikations Systems GmbH
Nanostructures Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ims Ionen Mikrofabrikations Systems GmbH, Nanostructures Inc filed Critical Ims Ionen Mikrofabrikations Systems GmbH
Publication of JPH02290081A publication Critical patent/JPH02290081A/ja
Application granted granted Critical
Publication of JP2801674B2 publication Critical patent/JP2801674B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00642—Manufacture or treatment of devices or systems in or on a substrate for improving the physical properties of a device
    • B81C1/0065—Mechanical properties
    • B81C1/00666—Treatments for controlling internal stress or strain in MEMS structures
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/0005—Separation of the coating from the substrate
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00—Electrolytic etching or polishing
    • C25F3/02—Etching
    • C25F3/12—Etching of semiconducting materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/61—Electrolytic etching
    • H10P50/613—Electrolytic etching of Group IV materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0161—Controlling physical properties of the material
    • B81C2201/0163—Controlling internal stress of deposited layers
    • B81C2201/0164—Controlling internal stress of deposited layers by doping the layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/924—To facilitate selective etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrochemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Pressure Sensors (AREA)
  • Weting (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Measuring Fluid Pressure (AREA)
  • Silicon Compounds (AREA)
  • Separation Using Semi-Permeable Membranes (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコン薄膜の製造、かつとくに薄膜内の応力
レベルが注意深く制御される製造方法に関する。
〔従来の技術〕
単結晶シリコンの薄膜は、広範な用途に有用である。か
かる用途は集積回路のＸ線リソグラフ露光用マスク、粒
子ビーム（イオンまたは電子のごとき）のシャドウまた
は溝付け（ｃｈａｎｎｅＨｎｇ）マスク、大気密閉用窓
、変形可能な光学的および機械的要素、センサおよび変
換器、および半導体デハイスの製造用蟇板を含んでいる
。
シリコンウエハは、単結晶インゴットから材料の薄い円
板をスライスすることにより通常製造される。
これらの円板は次いで公知の化学機械的研削および研磨
技術を使用して薄くされかつ研磨される。ウェハは０．
０（１３インチからそれ以上の範囲の厚さにおいて市場
で入手でき、代表的な厚さは０．０１５〜０、（１２５
インチである。０．０（１３インチ以下の厚さにおいて
は、化学機械的な薄板化技術は良好な結果を生しず、そ
して代わりに化学エッチング技術が適用される。代表的
には、ウェハ全体は結果が取り扱いに余りにももろいの
で薄くされない。代わりに、ウエハの幾つかの部分のみ
が薄くされる。薄くされないようにずるウエハの部分は
かかる部分をエッチング溶液から保護する不活性マスキ
ング層で被覆される。化学的に薄くされたシリコンウエ
ハから形成される結果として生じる構造はそれらを出発
ウエハ材料から識別するように薄膜と呼ばれる。これら
の薄膜は化学機械的研磨によって達成されることができ
る厚さ以下、すなわち、約０．０（１３インチ以下のシ
リコンの厚さを必要とする用途に有用である。
シリコンウエハから薄膜を形成するための最も簡単な方
法はタイムダウンエッチング技１：ｊによる。この方法
において、ウエハはまずエッチングが所望されないウエ
ハのそれらの部分」二でマスキング層により被覆される
。ウエハば次いでマスクされない区域からシリコンを除
去し始めるエッチング溶液中に浸漬される。使用される
溶液中のシリコンのエッチング量が公知であり、かつエ
ッチング量がエッチングされているウエハのすべての区
域にわたって均一であるならば、その場合にウエハはそ
れに所望されるウエハの厚さを減じるのに適切な時間量
だり溶液中に簡単に浸漬されることができる。この技術
の主たる欠点はエッチング量の精密な制御および高い均
一性の維持を達成するのが困難であるということである
。
タイムダウンアプローチに関連する制御の問題を解決す
るために、種々のエッチング停止技術が開発されている
。最も普通に使用される技術はｐ＋１エッチング停止で
ある。この技術はホウ素のドーピングレヘルが約５Ｘ１
０”／ｃｍ″を超えるときアルカリ溶液中のシリコンの
エッチング量が実質上降下するという事実による。この
技術はマグド等に交付されたアメリカ合衆国特許第４．
，２５６，５３２号およびヘーリンガ等に交付されたア
メリカ合衆国特許第４，５８９，９５２号に記載されて
いる。マスクされたイオンビームリソグラフイとともに
使用するのに適するマスクを作るためのこの技術の使用
はジャーナル・オブ・パギューム・ザイエンス・テクノ
口シー１９８７年１月／２月号、第２１９〜２２２頁の
シー・エム・アトキンソン等の論文「全シリコン溝付げ
マスク用の最小工程製造方法」に記載されている。
ｐ”エッチング停止技術により薄膜を形成するために、
ほう素をドーピングした層はシリコンウェハの１表面に
形成される。その場合にウェハは他側から始めてエッチ
ングされる。エッチング溶液がホウ素をドーピングした
層によって制限された中間面を達成するとき、エッチン
グはエノチング量の降下により効果的に停止する。結果
として生じる薄膜の厚さはその場合にホウ素をドーピン
グした層の厚さによって決定される。シリコン中のホウ
素の最大溶解性は約Ｉ　Ｘ　１　０”／　ｃｍ’である
ので、これは完成した薄膜のホウ素ドーピングレベルが
約５．ＩＸｌＯ”／ｃｍ３の範囲になげればならないこ
とを意味する。ｎ＋シリコンを優先的に工・ツチングす
ることにより薄膜を製造する同様な技術はりプセルター
等に交付されたアメリカ合衆国特許第３．７１３．９２
２号に開示されている。
選択的なエノチング停止技術はｐ／ｎ電子化学エッチン
グ停止（Ｅ　Ｃ　Ｅ）である。この場合に、ｐ／ｎ接合
はシリコンウエハ内に形成される。これを行うだめの幾
つかの公知の技術は拡散、イオン注入およびエピタキシ
である。ウエハへの適宜な電圧の印加により、シリコン
のエッチングはｐ／ｎ接合によって制限された中間面で
停止するように作られることができる。薄膜の厚さは次
いでｐ／ｎ接合の位置によって決定される。
ＥＣＥ技術は１９７０年３月のザ・ヘル・システム・テ
クニカル・ジャーナル、第４７３〜４７５にオケルエス
・エー・ワソゲナーの論文「シリコンの電気化学的制御
の薄板化」に全般的に記載されている。ワソゲナーによ
って記載されたような独特の技術の向上は、ＫＯＨ置換
するような他のアルカリエッチング剤の使用（１　９　
８　１年２月のｌ　ＥＥＥ電子デハイス通信、第ＥＤＬ
−２巻第２号、第４４〜４５頁のティー・エヌ・ジャク
ソン等による「シリコン微小構造の形成のための電子化
学Ｐ−Ｎ接合エッチング停止（エソチーストソプ）」、
および１９８５年６月のＴＲＥＥ変換器会議録１９８５
、第２８７〜２９０頁のエム・ヒラタ等による「アノー
ド酸化エッチング停止による圧カセンサ用のシリコンダ
イアフラム形成」参照）、および多重電極バイアス機構
の使用（ヒラタに交付されたアメリカ合衆国特許第４，
６６４．７６２号、１９８７年６月のＩＥＥＥ変換器会
議録１９８７の第１１６〜１１９頁のビー・クルーク等
による「シリコン薄膜形成用の新規な４電極電子化学エ
ッチング停止方法」参照）を含んでいる。ＥＣＥ技術は
良好な均一性および精密な厚さ制御を有する大面積の薄
膜を製造するのに使用されることでできる。
応力制御は多くの薄膜用途において重要である。
一例として、高い伸張応力を有する薄膜はＸ線マスクに
望ましい。これは薄膜ができるだけ平らに作られること
を許容しかつ金属吸収パターンが一方の面に印加される
ときそのひずみ耐性を改善する。シャドウマスクに関し
て、低いがゼロでない伸張応力の薄膜が最適である。こ
れは薄膜を平らに保持するがステンシル孔が作られると
き如何なるひずみも最小にする。
その両面間の圧力差に対する薄膜の応答はまたその応カ
レヘルによって影響を及ぼされる。これは窓としての薄
膜の使用においてまたは幾つかのセンサ用途において重
要である。機械的振動、衝撃または力による損傷に対す
る薄膜の抵抗はまた応カレヘルによって影響を及ぼされ
る。半導体デバイスの品質はまたしばしばシリコン材料
中の応カレヘルの関数である。それゆえ、半導体デバイ
スにおいて使用する薄膜の適合可能性はまた薄膜応力に
よって影響を及ぼされる。
幾つかのＷｆ究がシリコンウエハ中の応力レベルについ
てのドーピング材料の作用に関してなされた（１９８４
年のアメリカ試験材料協会のＡＳＴＭＳＴＰ８５０、半
導体処理、第９６〜１（１９頁の「イオン注入シリコン
中のひずみの研究Ｊ　；１９７５年１月の日本物理学会
誌第３８巻、第１号のエヌ・ザトーによる「不純物拡散
により誘起された格子ひずみのＸ線測定；および１９７
０年３月の日本応用物理ジャーナル第９巻、第３号の第
２４６〜２５４頁のケイ・ヤギ等による「シリコン中の
リンの異常拡散」参照）。これらの研究は拡散または注
入層の特性についての応力の作用に関連づけられた。こ
れらの研究において、ドーピングされたウエハのＸ線分
析は種々のドーパント型式および濃度の格子ひずみを測
定するようになされた。これは誘起されたひずみの量が
ドーピング材料原子の大きさに依有することを示す。シ
リコンより小さいホウ素およびリンが伸張ひずみを付加
する。ほぼシリコンと同じ大きさであるヒ素は小さな圧
縮ひずみのみを付加する。アンチモンのようなより大き
な原子が圧縮ひずみを付加する。ひずめは最大限界が達
成されるまでドーピング材料濃度の増加により増大する
。この点において、転位が作られる。この点において付
加された追加のドーピング材料は、さらに応力を増加す
るよりむしろ、より多くの転位を形成させる。上述した
研究は完全なウエハの作用にのみ関連しかつ薄膜製造に
関するこの物理的作用の含みを論議していない。
〔発明が解決しようとする課題〕
本発明は上記のごとく種々の課題を解決すべく研究開発
されたものであり、その目的とするところは制御された
応力特性を備えた薄膜を製造するためにＥＣＥ技術の以
前に実施されていない特性の利点を得ることにある。こ
れはドーピング材料の種類、投与量、および濃度外観を
制御することにより達成される。
〔課題を解決するための手段〕
上記のごとき目的は本発明によれば、予め定めた応力特
性を有するシリコン薄膜の製造方法において、予め定め
た第１導電特性すなわちｎまたはｐ型を有するシリコン
基板を選択し、該シリコン基板が第１および第２対向側
部を有し、前記第１導電特性と反対極性の予め定めた第
２導電特性の型を有するドーピング材料を選択し、前記
ドーピング材料の濃度がドーピングされた層内に予め定
めた応力特性を供給すべく選択的に制御される前記基板
の前記第１面に隣接して予め定めた厚さの前記ドーピン
グされた層を形成し、前記ドーピングされた層の境界の
前記基板の前記第２面の第１部分を電気化学的にエッチ
ングし、それにより前記ドーピングされた層の厚さにほ
ぼ等しい厚さを有する薄膜を形成する工程からなること
を特徴とするシリコン薄膜製造方法を提供するにある。
さらに本発明は、予め定めた応力特性を有するシリコン
薄膜において、第１および第２対向側部を有し予め定め
た第１導電特性を備えたシリコン基板；前記第１導電特
性と反対の極性の予め定めた第２導電特性を備えたドー
ピング材料を有する前記基板の前記第１面に隣接する予
め定めた厚さのドーピングされた層で、前記トービング
材料の濃度は前記ドーピングされた層内に予め定めた応
力特性を供給するように選択的に制御され；前記ドーピ
ングされた層の境界でエッチングされ、それにより前記
ドーピングされた層の厚さにほぼ等しい厚さを備えた薄
膜を形成する前記基板の前記第２面の電気化学的にエツ
チングされた部分からなることを特徴とするシリコン薄
膜を提供するにある。
シリコン薄膜は該薄膜の所望の厚さに等しいドーピング
された層を作るようにシリコン基板をドーピングするこ
とによって形成される。ドーピング材料の種類は伸張ま
たは圧縮応力が所望されるかどうかに応じて選択される
。
シリコンより小さい原子が伸張応力を作るのに使用され
るが、これに反してシリコンより大きい原子は圧縮応力
を作るのに使用される。ドーピング材料濃度はその場合
にドーピングされた層内に予め定めた応カレヘルを確立
するように制御される。ドーバント濃度は薄膜中に等方
性の応力を確立するように均一にするかまたは薄膜中に
所望の異方性応力パターンを確立するように１またはそ
れ以上の寸法において濃度外観を有しても良い。
ドーピングされた層の作成後、薄膜は電子化学エッチン
グ停止技術を使用して薄膜の所望区域の下にシリコン基
板をエッチングするこによって形成される。
応力特性のエッチング後調製は同一または異なる種類の
追加のドーピング材料を導入することによって達成され
ることができる。
以下図面について本発明の好適な実施例について詳細に
説明する。
予め定めた応力特性を備えたシリコン薄膜を製造するだ
めの方法が開示される。以下の説明において、説明かつ
非限定のために、特別な数、寸法、材料等は本発明の完
全な理解を提供するために記載される。しかしながら、
本発明がそれらの特別な詳細なしに実用に供されること
ができることは当該技術に熟練した者には明である。
第１ａ図を参照して、本発明の方法は、ｎまたはｐ型が
選択されたドーピング材料に依存するシリコンウエハ１
０により開始ずる。ｐ型ウエハはｎ型ドーパントにかつ
ｎ型ウエハはｐ型ドーピング材料とともに使用される。
第１ｂ図に示されるように、ドーピングされた層１２は
当該技術において良く知られるような標準のドーピング
技術（すなわち、拡散、イオン注入、またはエピタキシ
）のいずれかを使用して形成される。
ドーピング材料の種類の選択は用途および所望される応
力レベルに依存する。ホウ素またはリンが伸張応力を達
成するのに適するが、アンチモンまたはスズは圧縮応力
に適する。シリコンの原子径にほぼ等しい原子径を有す
るヒ素は極めて低い応力レベルに有用である。本発明は
これらの種類に限定されないで、ドーピングされた層が
それにより形成される他の原子も包含する。上述された
原子は半導体製造に使用される共通のトービング材料原
子を構成する。
薄膜の応力レベルは、以下の式によって示めされるよう
に、ウエハに付加されたドーピング材料の合計投与量に
よって決定される。
（１）δ一βＣＥ／　（１−ν））（Ｄ／ｔ）ここで、
薄膜応力はδで表され、βは（使用されるドーピング材
料の種類に依存ずる）格子縮小係数、Ｅおよびνはシリ
コンの弾性定数、すなわち、ヤング率およびポワソン比
であり、Ｄは原子／　ｃ　ｍ　”の合計投与量、そして
ｔは薄膜の厚さである。
式（１）に表される関係は応力は転位を作るように要求
されるレベル以下である限り有効である。
さらに、理解されることは、シリコン内の原子不純物ま
たは結晶欠陥のごとき応力の追加の外部源が低いレベル
維持されねばならないということである。
式（１）はシリコンウエハのエッチングされない部分が
構造の如何なるゆがみをも阻止するように十分に堅固で
ある。
式（１）の量（Ｄ／ｔ）は薄膜中の平均ドーピング材料
濃度として認められる。式は与えられた種類に関して、
考え得る応力レベルの範囲が考え得るドーピング材料濃
度の範囲によって決定されることを示す。ＥＣＢ技術が
一定のドーピング材料の種類またはｐ”工・７チング停
止または他のエッチング技術のようにドーピング材料濃
度の狭い範囲の使用に依存することを思い起こす。それ
ゆえ、ＥＣＥ技術は実際に応力制ｉｆｌｌの薄膜の製造
に十分に適合させられる。
上記の式（】）は薄膜全体の平均応力を表現する。幾つ
かの用途において、薄膜中の応力全体だけでなくまた応
力外観を制御するのが望ましい。例としてぱ他面上より
一方の面上により高い応力を有する薄膜を作りたいかも
知れない。これはその濃度が他面より一方の面で高いよ
うな方法においてドーピング材料を堆積することにより
達成される。ドーピング材料の濃度外観が薄膜にわたっ
て均一でないならば、その場合に、応力は局部的なトー
ビング材料濃度によって決定されるように局部的に変化
する。局部応力（薄膜への２一深さの関数として）は式
（２）δ　（Ｚ）一β（Ｅ／　（１−ｖ”）　）　Ｃ　
（ｚ）によって表される。ここで、Ｃ　（ｚ）は深さの
関数としてのドーピング材料濃度でありかつ他のすべて
の変数は式（１＋に定義されたと同様である。
ドーピングされた層１２が上述したように形成された後
、適宜なマスキング１４は第ＩＣ図に示されるように基
板に印加される。マスキング１４はドビングされた層１
２の全面１３および薄膜区域以外の反対面１５の各々の
部分を被覆する。薄膜１６は第１ｄ図に示されるように
公知のＥＣＥ技術を使用して薄膜区域の下にある基板を
エッチングすることにより形成される。エッチングが完
了した後、マスキング１４は第１ｅ図に示されるように
溶媒または他の適宜な手段によって除去される。
薄膜１６を作った後、より多くのドーピング材料原子の
付加により応力レベルを調製することができる。この工
程はまた、薄膜が形成された後薄膜応力を調製ずるよう
にＥＣＥ技術以外のエッチング停止技術とともに使用さ
れることができる。
本発明の他の態様は、ウエハ上の異なる位置において応
力レベルを変化することができるということである。標
準のドーピング技術を使用して、異なるドーピング材料
の種類を導入しまたはウエハ上の異なる区域に異なるド
ーピング材料濃度を得ることができる。それゆえ、同一
ウエハ上に異なる応力レベルを有する薄膜を形成するか
、または薄膜上の位置の関数として変化する応力を有す
る単一の薄膜を形成することができる。
実施例 ■．厚さ２．８ミクロンの薄膜が３．８Ｘ１０”原子／
ｃｍ２の合計投与量でリンにより拡敗れたｐ型シリコン
ウエハを使用して形成された。測定された応力は６．１
　Ｘ　１　０７／ｃｍ２であることが見出された。式（
１１に基づいて予測された値は６．ＯＸ１０７である。
これは、それぞれ量Ｅ／（１−ν）およびβに関して１
．５Ｘ１０”ダイン／ｃｍ”および３．０ＸＩ　Ｏ””
　ｃｍ’　／原子の値を使用することに基礎が置かれる
。
２．厚さ２．２ミクロンの薄膜が１．ＯＸＩＯ”原子／
ｃｍ２のリンイオン注入によりｐ型ウエハを使用して形
成された。測定された応力は、測定に使用される装置の
解析限界以下（５Ｘ１０’ダイン／ｃｍ”以下）であっ
た。これは２．０Ｘ１０’＝の予測値と一致する。
３．厚さ２．６ミクロンの薄膜が１．ＯＸＩＯ”原子／
Ｃｍ２のリンイオン注入によりｐ型ウエハを使用して形
成された。測定された値は１．７Ｘ１０’の予測値に比
して１．３Ｘ１０Ｉ′ダイン／ｃｍ２であった。
以上要するに、本発明は予め定めた応力特性を有するシ
リコン薄膜製造方法を提供し、シリコン基板は薄膜の所
望の厚さと同じ位の厚さのドーピングさ一２２ れた層を作るようにドーピングされる。ドーピングされ
た層内の応力はシリコンに関連してその原子径に基礎を
置いた１・−バン１−を選択しかつドーパンｌ−の合計
および濃度外観を制御することにより制御される。薄膜
は、その場合にドーピングされた層の下の基板を電子化
学的にエッチングすることにより形成される。
上述した本発明が開示の精神または木質的な特徴から逸
脱することな《他の特別な形状において実施されること
ができることは認められる。したがって、理解されるこ
とば、本発明は特許請求の範囲に記載されたちの以外は
前記例示した実施例によって限定されないということで
ある。
【図面の簡単な説明】
図面は本発明の実施例を示したものであり、第ｌａ図、
第１ｂ図、第ＩＣ図、第１ｄ図および第１ｅ図は本発明
の方法を使用してシリコン薄膜を形成するのに使用され
ることができる連続処理工程を示す概略図である。 符号の説明 １　０　・ １　２　・ １　３　・ １　４　・ １　５　・ １　６　・ ・シリコンウエハ ・層 ・全面 ・マスキング ・反対面 ・薄膜

Claims (22)

    【特許請求の範囲】
  1. （１）予め定めた応力特性を有するシリコン薄膜の製造
    方法において、 （ａ）予め定めた第１導電特性すなわちｎまたはｐ型を
    有するシリコン基板を選択し、該シリコン基板が第１お
    よび第２対向側部を有し、 （ｂ）前記第１導電特性と反対極性の予め定めた第２導
    電特性の型を有するドーピング材料を選択し、（ｃ）前
    記ドーピング材料の濃度がドーピングされた層内に予め
    定めた応力特性を供給すべく選択的に制御される前記基
    板の前記第１面に隣接して予め定めた厚さの前記ドーピ
    ングされた層を形成し、（ｄ）前記ドーピングされた層
    の境界の前記基板の前記第２面の第１部分を電気化学的
    にエッチングし、それにより前記ドーピングされた層の
    厚さにほぼ等しい厚さを有する薄膜を形成する工程から
    なることを特徴とするシリコン薄膜製造方法。
  2. （２）前記シリコン基板はｎ型でかつ前記ドーピング材
    料がｐ型であることを特徴とする特許請求の範囲第１項
    記載のシリコン薄膜製造方法。
  3. （３）前記シリコン基板がｐ型でかつ前記ドーピング材
    料がｎ型であることを特徴とする特許請求の範囲第１項
    記載のシリコン薄膜製造方法。
  4. （４）前記ドーピングされた層は拡散方法によって形成
    されることを特徴とする特許請求の範囲第１項記載のシ
    リコン薄膜製造方法。
  5. （５）前記ドーピングされた層はイオン注入方法によっ
    て形成されることを特徴とする特許請求の範囲第１項記
    載のシリコン薄膜製造方法。
  6. （６）前記ドーピングされた層はエピタキシャル方法で
    形成されることを特徴とする特許請求の範囲第１項記載
    のシリコン薄膜製造方法。
  7. （７）前記ドーピングされた層は前記ドーピング材料の
    均一濃度を有することを特徴とする特許請求の範囲第１
    項記載のシリコン薄膜製造方法。
  8. （８）前記ドーピングされた層は前記基板の前記第１面
    の下の深さの関数として変化する前記ドーピング材料の
    濃度を有することを特徴とする特許請求の範囲第１項記
    載のシリコン薄膜製造方法。
  9. （９）前記ドーピングされた層は前記第１面上の位置の
    関数として変化する前記ドーピング材料の濃度を有する
    ことを特徴とする特許請求の範囲第１項記載のシリコン
    薄膜製造方法。
  10. （１０）前記工程（ｄ）の後に、前記ドーピング材料で
    前記薄膜をドーピングし、それにより前記薄膜中の前記
    ドーピング材料の濃度を増加することを特徴とする特許
    請求の範囲第１項記載のシリコン薄膜製造方法。
  11. （１１）前記ドーピング材料は第１ドーピング材料であ
    りかつさらに、前記工程（ｄ）の後で、前記基板を前記
    ドーピング材料と異なる第２ドーピング材料でドーピン
    グする工程からなることを特徴とする特許請求の範囲第
    １項記載のシリコン薄膜製造方法。
  12. （１２）予め定めた応力特性を有するシリコン薄膜にお
    いて、 第１および第２対向側部を有しかつ予め定めた第１導電
    特性を備えたシリコン基板； 前記第１導電特性と反対の極性の予め定めた第２導電特
    性を備えたドーピング材料を有する前記基板の前記第１
    面に隣接する予め定めた厚さのドーピングされた層で、
    前記ドーピング材料の濃度は前記ドーピングされた層内
    に予め定めた応力特性を供給するように選択的に制御さ
    れ； 前記ドーピングされた層の境界でエッチングされ、それ
    により前記ドーピングされた層の厚さにほぼ等しい厚さ
    を備えた薄膜を形成する前記基板の前記第２面の電気化
    学的にエツチングされた部分からなることを特徴とする
    シリコン薄膜。
  13. （１３）前記シリコン基板はｎ型でありかつ前記ドーピ
    ング材料はｐ型であることを特徴とする特許請求の範囲
    第１２項記載のシリコン薄膜。
  14. （１４）前記シリコン基板はｐ型でありかつ前記ドーピ
    ング材料はｎ型であることを特徴とする特許請求の範囲
    第１２項記載のシリコン薄膜。
  15. （１５）前記ドーピングされた層は拡散方法によって形
    成されることを特徴とする特許請求の範囲第１２項記載
    のシリコン薄膜。
  16. （１６）前記ドーピングされた層はイオン注入方法によ
    って形成されることを特徴とする特許請求の範囲第１２
    項記載のシリコン薄膜。
  17. （１７）前記ドーピングされた層はエピタキシャル方法
    で形成されることを特徴とする特許請求の範囲第１２項
    記載のシリコン薄膜。
  18. （１８）前記ドーピングされた層は前記ドーピング材料
    の均一濃度を有することを特徴とする特許請求の範囲第
    １２項記載のシリコン薄膜。
  19. （１９）前記ドーピングされた層は前記基板の前記第１
    面の下の深さの関数として変化する前記ドーピング材料
    の濃度を有することを特徴とする特許請求の範囲第１２
    項記載のシリコン薄膜。
  20. （２０）前記ドーピングされた層は前記第１面上の位置
    の関数として変化する前記ドーパントの濃度を有するこ
    とを特徴とする特許請求の範囲第１２項記載のシリコン
    薄膜。
  21. （２１）前記ドーパントはホウ素およびリンからなるグ
    ループから選択される、予め定めたレベルの伸張力を有
    することを特徴とする特許請求の範囲第１２項記載のシ
    リコン薄膜。
  22. （２２）前記ドーピング材料がアンチモンおよびスズか
    らなるグループから選ばれる、予め定めたレベルの圧縮
    応力を有することを特徴とする特許請求の範囲第１２項
    記載のシリコン薄膜。
JP1238342A 1988-09-13 1989-09-13 シリコン薄膜およびその製造方法 Expired - Fee Related JP2801674B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US243816 1988-09-13
US07/243,816 US4966663A (en) 1988-09-13 1988-09-13 Method for forming a silicon membrane with controlled stress

Publications (2)

Publication Number Publication Date
JPH02290081A true JPH02290081A (ja) 1990-11-29
JP2801674B2 JP2801674B2 (ja) 1998-09-21

Family

ID=22920250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1238342A Expired - Fee Related JP2801674B2 (ja) 1988-09-13 1989-09-13 シリコン薄膜およびその製造方法

Country Status (5)

Country Link
US (1) US4966663A (ja)
EP (1) EP0367750B1 (ja)
JP (1) JP2801674B2 (ja)
AT (1) ATE137607T1 (ja)
DE (1) DE58909669D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5456117A (en) * 1993-04-21 1995-10-10 Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho Pressure sensor apparatus and method of manufacturing wherein the silicon-crystal substrate of the sensor has inclined crystallographic axes and gage resistors formed in a cavity of the substrate
JP2015184036A (ja) * 2014-03-20 2015-10-22 株式会社東芝 圧力センサ、マイクロフォン、血圧センサおよびタッチパネル

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US4919749A (en) * 1989-05-26 1990-04-24 Nanostructures, Inc. Method for making high resolution silicon shadow masks
JP3151816B2 (ja) * 1990-08-06 2001-04-03 日産自動車株式会社 エッチング方法
DE4035628C2 (de) * 1990-11-09 1999-06-02 Bosch Gmbh Robert Verfahren zur Erzeugung von pn-Übergängen in Siliziumträgern
DE69232347T2 (de) * 1991-09-27 2002-07-11 Canon K.K., Tokio/Tokyo Verfahren zur Behandlung eines Substrats aus Silizium
US6714625B1 (en) 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
US5612588A (en) * 1993-05-26 1997-03-18 American International Technologies, Inc. Electron beam device with single crystal window and expansion-matched anode
DE4331798B4 (de) * 1993-09-18 2004-08-26 Robert Bosch Gmbh Verfahren zur Herstellung von mikromechanischen Bauelementen
DE19527314A1 (de) * 1994-08-16 1996-02-22 Ims Ionen Mikrofab Syst Siliziummembran und Verfahren zur Herstellung einer Siliziummembran
JPH11511868A (ja) * 1995-05-30 1999-10-12 アイエムエス イオネン ミクロファブリカティオーンス システメ ゲゼルシャフト エム・ベー・ハー パターン構造を有するマスクの製造方法
US6156217A (en) * 1996-05-13 2000-12-05 Ims-Ionen Mikrofabrikations Systeme Gmbh Method for the purpose of producing a stencil mask
US6140755A (en) * 1996-06-12 2000-10-31 American International Technologies, Inc. Actinic radiation source and uses thereofor
US5882496A (en) * 1997-02-27 1999-03-16 The Regents Of The University Of California Porous silicon structures with high surface area/specific pore size
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5968336A (en) * 1997-10-30 1999-10-19 Micron Technology, Inc. Method for fabricating lithographic stencil masks
US6352647B1 (en) * 1999-05-05 2002-03-05 Micron Technology, Inc. Mask, and method and apparatus for making it
US6630426B1 (en) 2000-01-12 2003-10-07 Teracomm Research Inc. Method of increasing the critical temperature of a high critical temperature superconducting film and a superconducting structure made using the method
JP2002175878A (ja) * 2000-09-28 2002-06-21 Sanyo Electric Co Ltd 層の形成方法及びカラー発光装置の製造方法
US6748994B2 (en) 2001-04-11 2004-06-15 Avery Dennison Corporation Label applicator, method and label therefor
DE10162983B4 (de) * 2001-12-20 2010-07-08 Qimonda Ag Kontaktfederanordnung zur elektrischen Kontaktierung eines Halbleiterwafers zu Testzwecken sowie Verfahren zu deren Herstellung
WO2004015764A2 (en) 2002-08-08 2004-02-19 Leedy Glenn J Vertical system integration
US7256084B2 (en) * 2005-05-04 2007-08-14 Chartered Semiconductor Manufacturing Ltd. Composite stress spacer
US20120211805A1 (en) 2011-02-22 2012-08-23 Bernhard Winkler Cavity structures for mems devices
DE102011018588B4 (de) 2011-04-26 2018-09-20 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung eines integrierten, eine Membrane aufweisenden Drucksensors als Bestandteil eines hochintegrierten Schaltkreises
DE102011052605B4 (de) * 2011-08-11 2014-07-10 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitervorrichtung
DE102012206531B4 (de) * 2012-04-17 2015-09-10 Infineon Technologies Ag Verfahren zur Erzeugung einer Kavität innerhalb eines Halbleitersubstrats
US9136136B2 (en) 2013-09-19 2015-09-15 Infineon Technologies Dresden Gmbh Method and structure for creating cavities with extreme aspect ratios
CN108525609B (zh) * 2017-03-06 2020-11-06 清华大学 应力调控方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3418266A (en) 1964-07-29 1968-12-24 Gen Electric Water repellent compositions
US3418226A (en) * 1965-05-18 1968-12-24 Ibm Method of electrolytically etching a semiconductor having a single impurity gradient
US3713922A (en) * 1970-12-28 1973-01-30 Bell Telephone Labor Inc High resolution shadow masks and their preparation
US3801390A (en) 1970-12-28 1974-04-02 Bell Telephone Labor Inc Preparation of high resolution shadow masks
US3968565A (en) * 1972-09-01 1976-07-13 U.S. Philips Corporation Method of manufacturing a device comprising a semiconductor body
US3853650A (en) * 1973-02-12 1974-12-10 Honeywell Inc Stress sensor diaphragms over recessed substrates
US4006045A (en) * 1974-10-21 1977-02-01 International Business Machines Corporation Method for producing high power semiconductor device using anodic treatment and enhanced diffusion
US4054497A (en) * 1975-10-06 1977-10-18 Honeywell Inc. Method for electrolytically etching semiconductor material
US4256532A (en) * 1977-07-05 1981-03-17 International Business Machines Corporation Method for making a silicon mask
US4306951A (en) * 1980-05-30 1981-12-22 International Business Machines Corporation Electrochemical etching process for semiconductors
DE3275447D1 (en) * 1982-07-03 1987-03-19 Ibm Deutschland Process for the formation of grooves having essentially vertical lateral silicium walls by reactive ion etching
JPS6130038A (ja) * 1984-07-23 1986-02-12 Nec Corp エツチングの方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5456117A (en) * 1993-04-21 1995-10-10 Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho Pressure sensor apparatus and method of manufacturing wherein the silicon-crystal substrate of the sensor has inclined crystallographic axes and gage resistors formed in a cavity of the substrate
JP2015184036A (ja) * 2014-03-20 2015-10-22 株式会社東芝 圧力センサ、マイクロフォン、血圧センサおよびタッチパネル

Also Published As

Publication number Publication date
JP2801674B2 (ja) 1998-09-21
US4966663A (en) 1990-10-30
DE58909669D1 (de) 1996-06-05
ATE137607T1 (de) 1996-05-15
EP0367750A3 (en) 1990-08-29
EP0367750B1 (de) 1996-05-01
EP0367750A2 (de) 1990-05-09

Similar Documents

Publication Publication Date Title
JPH02290081A (ja) シリコン薄膜およびその製造方法
US5110373A (en) Silicon membrane with controlled stress
Sarro et al. Silicon cantilever beams fabricated by electrochemically controlled etching for sensor applications
US5906708A (en) Silicon-germanium-carbon compositions in selective etch processes
EP0520216B1 (en) Fabrication of defect free silicon on an insulating substrate
US4510671A (en) Dielectrically isolated transducer employing single crystal strain gages
US4234361A (en) Process for producing an electrostatically deformable thin silicon membranes utilizing a two-stage diffusion step to form an etchant resistant layer
US4978421A (en) Monolithic silicon membrane device fabrication process
US11764058B2 (en) Three-color 3D DRAM stack and methods of making
KR950012678A (ko) 반도체 장치의 소자 격리막 제조 방법
JP3451105B2 (ja) シリコン内に埋め込んだボスダイヤフラム構造体を製造する方法、及び、マイクロメカニカルデバイス
Kim et al. Aqueous KOH etching of silicon (110): etch characteristics and compensation methods for convex corners
EP1981079B1 (en) Method for manufacturing an SOI substrate
Chen et al. Control of stress in highly doped polysilicon multi-layer diaphragm structure
US20020179563A1 (en) Application of a strain-compensated heavily doped etch stop for silicon structure formation
EP0740849B1 (en) Method of forming a silicon-on-insulator (soi) material having a high degree of thickness uniformity
US20040224469A1 (en) Method for forming a strained semiconductor substrate
JPH0714775A (ja) シリコン支持体にｐｎ接合を製造する方法
JP2006003102A (ja) 半導体圧力センサーおよびその製造方法
JP3120499B2 (ja) 単結晶Ｓｉ構造体の製造方法
Borenstein et al. A new ultra-hard etch-stop layer for high precision micromachining
Chung Study of electrochemical etch-stop for high-precision thickness control of single-crystal Si in aqueous TMAH: IPA: pyrazine solutions
Alfaraj et al. Fabrication Simulation of a Flexible Metal─ Oxide─ Semiconductor Field-Effect Transistor
Van Zeijl et al. Electrical detection and simulation of stress in silicon nitride spacer technology
Greene et al. Thin single crystal silicon on oxide by lateral solid phase epitaxy of amorphous silicon and silicon germanium

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees