JPH02290353A - 第２チヤネルモデム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ伝送の分野に関するものであり、とくに
、第２チャネルＦＳＫモデムを用いるデータ伝送に関す
るものである。

〔従来の技術〕

送信側と受信側の間の音声ネットワークを介するデータ
情報の通信は典型的にはモデムによって行われる。モデ
ム（変調器／復調器）は、デジタル情報を周知の復調計
画に従って変調することにより、そのデジタル情報を変
換する。この変調されたデータは受信モデムへ送られ、
その受信モデムにおいてそのデータは復調されて元の情
報を生ずる。

デジタル伝送に利用できる変調技術には、周波数シフト
キー（ＦＳＫ）　，差動位相シフトキー（ＤＰＳＫ）　
，直角振幅変調（ＱＡＭ）郷のようないくつかの種類が
ある。

一方向専用の高速データ伝送のために、半二重モデムが
用いられる。それらのモデムは典型的にはψＷモデムで
あって、伝送率がｇ６ｏｏｂｐｓまたはそれ以上であり
、より広い帯域幅オーバヘッドを必要とする。典型的に
は一方向であるが、主伝送で情報を供給するために第２
のチャネルを設けることがしばしば望まれる。この第２
のチャネルは典型的にはＦＳＫ型伝送チャネルであって
、音声帯域幅内の狭い帯域に限られる。伝送速度は主チ
ャネルより大幅に低く、シばしば５〜１１０ｂｐｓのオ
ーダーである。

従来の技術においては、主ＱＡＭチャネルに個々の第２
のチャネルがしばしば付加される。そのような個々の第
２のチャネルＦＳＫモデムの欠点は高価格で、性能が低
く、機能が限られていることである。たとえば、価格の
制限とボードの寸法の制限のために、帯域分割フィルタ
では群遅延等化は実現されない。この結果としてΦＭ信
号が大きく歪み、９．６ｋｂｐｓをこえるデータ速度に
対してはΦＭモデムの性能を許容できないレベルまで劣
化させる。また、従来のＦＳＫそデムにおける２種類の
搬送周波数の分離は６０Ｈｚのオーダーである。

このために伝送のためによク広い帯域幅を必要とし、帯
域幅利用の効率が低くなク、１９、２ｋｂｐｓのＱＡＭ
モデムにそれを用いることが禁止される。

〔発明が解決しようとする課題〕

し九がって、本発明の目的はＱＡＭ信号とＦＳＫ信号の
間で十分なチャネル分離を行い、しかもψＷ信号中のノ
ーイズの発生と歪みが最少であるようにすることである
。

本発明の別の目的は、ＦＳＫ信号を３００〜４００翫の
周波数帯に制約する第２チャネルＦＳＫモデムを得るこ
とである。

本発明の別の目的は、２つの搬送周波数の分離が４　Ｑ
Ｈｚである第２チャネルＦＳＫモデムを得ることである
。

本発明の別のモデムは、高性能ＦＳＫ検出、すなわち、
ＦＳＫ信号を−４５ｄＢｍで受信した時に４ｄＢ信号対
ノイズ比で１０　　のビット誤ク率の達成を容易にする
第２チャネルＦＳＫモデムを得ることである。

本発明の更に別の目的は、完全に統合された第２チャネ
ルＦＳＫモデムを得ることである。

〔課題を解決するための手段〕

この明細書においては主チャネルＱＡＭモデムに使用す
る第２チャネルＦＳＫモデムについて説明する。本発明
は、１９．２ｂｐｓｉでのデータ速度の主チャネルＱＡ
Ｍモデムに利用できる、完全に統合された７５ｂｐｓ　
狭帯域第２チャネルＦＳＫモデムを提供するものである
。本発明は、帯域分割フィルタおよびＦＳＫ送信機を実
現するために切換えられるコンデンサ回路を応用する。

よク高い性能と、長期間の安定性と、融通性とを達成す
るためのＦＳＫ受信機を実現するためにマイクロデジタ
ル信号プロセンサが実現される。本発明は、帯域幅効率
を向上させるために２つの搬送周波数を４０Ｈｚだけ分
離させる。

ＦＳＫ信号を３００〜４００Ｈｚの狭い帯域に制約する
ために変調度０．５３が用いられる。この変調度によ９
、７５ｂｐａ　のＦＳＫ伝送に対して２つの搬送周波数
’ｔ−４０Ｈｚだけ分離できる。このことは、２つの搬
送周波数を６０Ｈｚだけ分離することが必要で、１９．
２ｋｂｐｓのＱＡＭモデムで伝送するため、およびそれ
の使用を排除するためにより広い帯域幅を必要とする従
来の７５ｂｐｓのＦＳＫモデムの改良を意味する。

ΦＭ信号とＦＳＫ信号の間で十分なチャネル分離を行う
ために、Ｑが高い送信機フィルタを用いてＦＳＫ信号の
帯域を制限する。この高ＱフィルタはＦＳＫ信号を歪ま
せ、データビットのデューテイサイクルを変える。等間
隔のデータビットを維持するために、ＦＳＫ送信機の前
段に前置補償回路が用いられる。

マイクロデジタル信号プロセッサで実現されるデジタル
フィルタの各乗数係数がそれの符号付き表現で格納され
、３ビットをこえない非ゼロビットを有するために最適
化される。

本発明は、ＦＳＫ信号を３０ｄＢ以上抑制するために高
城（ハイパス、以下同じ）フィルタを適用し、かつ、高
城フィルタの６００〜３４００Ｈｚ　　に対して群遅延
応答をプラスマイナス１００マイクロ秒以内に等化させ
るために６バイーカツドで実現された遅延等化器を適用
する。切換えられるコンデンサ回路において発生され九
広帯域熱雑音を最少にするために、高城フィルタにおけ
るゼロ伝送のトボロジーと実現シーケンスと、極性とゼ
ロの対としての組合わせと顆序づけが行われた。

−　４　５．０　ｄＢｍにおいてＦＳＫ信号を高速搬送
波検出を容易にするために、包絡線検出の前段に４５ｄ
Ｂの利得段が設けられる。

動作時には、第２チャネルデジタルデータを帯域が制限
されたＦＳＫ信号に変換するためにＦＳＫ変調器と低域
（ローバス、以下同じ）フィルタが用いられる。φＷ信
号の帯域は高城フィルタによジ制限され、ＦＳＫ帯域内
に残っているエネルギを除去するために遅延等化器が用
いられる。それからＦＳＫ信号とＱＡＭ信号が組合わさ
れて、平滑フィルタへ供給され、ライン出力が伝送され
る。受信のために、アンチェイリアスフィルタが受信し
たライン信号の帯域を制限し、信号を高城フィルタと帯
域（バンドパス、以下同じ）フィルタへ結合する。主チ
ャネル出力を得るために、高城フィルタ信号は遅延等化
させられ、平滑フィルタへ結合ＦＳＫデータ全回復する
ために、帯域フィルタはＡ／Ｄ変換器を介してマイクロ
デジタル信号プロセッサへ結合される。

この明細書においては主チャネルＱＡＭモデムに用いる
第２チャネルＦＳＫモデムについて説明する。

本発明を完全に理解できるようにするために、以下の説
明においては、糧の数、帯域幅、伝送速度等のような特
定の事項の詳細について数多く述べてある。しかし、そ
のような特定の詳細事項なしに本発明を実施できること
が当業者には明らかであろう。その他の場合には、本発
明を不必要に詳しく説明して本発明をあいまいにしない
ようにするために、周知の諸特徴は説明しない。

本発明の好適な実施例は完全に集積化された第２チャネ
ルＦＳＫモデムを提供するものである。本発明は、ＦＳ
Ｋ信号とφＷ信号を、ＱＡＭ信号中に生ずるノイズと歪
みを最少にして、十分にチャネル分離する。好適な実施
例においては、ＦＳＫ信号と級信号は３０ｄＢより大き
く分離される。本発明はＦＳＫ信号を３００〜４００Ｈ
ｚの狭い、分散された帯域に制約し、残りの音声帯はΦ
Ｍ信号により占められる。

本発明の第２チャネルＦＳＫモデムは、主チャネル帯域
幅の一部を解放するためのＦ波手段を提供するものであ
る。解放された帯域幅で伝送させるために信号を変調す
るための変調手段が設けられる。組合わせ手段が第１の
信号と第２の信号を組合わせ、多数信号と少数信号を有
する２チャネル信号を出力する。

受信手段は、多数信号の広い帯域幅を取出すフィルタ手
段を含み、２チャネル信号を受ける。少数信号を取出す
ために第２のフィルタ手段が設けられる。受け之２チャ
ネル信号から少数信号を増出すために復調手段が設けら
れる。

本発明の好適な実施例は、ＦＳＫ復調器を実現するため
に、切換えられるコンデンサ回路を用いる代クにマイク
ロデジタル信号プロセッサ（μＤＳＰ　）を用いる。本
発明が意図する分離周波数においては、コーナー周波数
が低い高Ｑフィルタが求められる。切換えられるコンデ
ンサ回路は、接続点の洩れ電流のために導入されるＤＣ
オフセットのために、そのようなフィルタ応用には適さ
ない。本発明のμＤＳＰはパイプライン・ビットスライ
ス・アーキテクチャで構成される。このアーキテクチャ
は種々のシステム応用のために容易に編集でき、または
強められる。

本発明の送信器部は、人来ＦＳＫ帯中の入来エネルギー
を除去するために遅延等化器を有する高城フィルタと、
ＤＴＥとインターフエイスするためのＲＴＳ／ＣＴＳタ
イミングシーケンサと、デジタルデータを帯域が制限さ
れたＦＳＫ信号に変換するためのＦＳＫ変調および低域
フィルタと、ＦＳＫ信号のレベルをセットする減衰器と
、ＱＡＭ信号とＦＳＫ信号を加え合わせる加算器と、ク
ロックに関連するどのようなエイリアスも減衰するため
のＲＣ−アクティブ低域フィルタとで構成される。

受信器部においては、アンチェイリアス低域フィルタが
入力信号の帯域を制限する。その結果得られ之信号が２
つの経路に分割される。主チャネル経路においては、遅
延等化器を有する高城フィルタの後にＲＣ−　アクティ
ブ低域フィルタが続く。

第２チャネル経路においては、１０ビットＡ／Ｄ変換器
の後に、帯域戸波機能と、ＦＳＫ変調と、信号レベル検
出機能とを行うμＤＳＰが設けられる。

〔実施例〕

本発明の好適な実施例が第９図に示されている。

本発明の第２チャネルＦＳＫモデムが破線１４１で囲ま
れた部分に全体的に示されている。第２チャネルＦＳＫ
モデムはΦＭモデムの送信器１３１と受信器１４０へ結
合される。ＱＡＭ送信器１３１はＲＳ２３２　インター
７゛エイス１３９へ結合され、ＱＡＭデータＴＤとハン
ドシエイクＲＴＳを受け、応答ＣＴＳ信号をＲＳ２３２
　インターフエイスへ供給する。ＱＡＭ受信器１４０は
受けたデータと搬送波検出信号をＲＳ２３２インター７
エイスへ供給する。

ＱＡＭ送信器１３１の出力端子１０は、主伝送チャネル
を形成するために、φＷチャネルフィルタ１３３へ結合
される。ＱＡＭチャネルフィルタ１３３の出力端子１４
が加算器２２へ結合される。ＦＳＫ送信器１３２はＦＳ
Ｋデータ１５とＲＴＳ信号２７をＲＳ２３２インターフ
エイスから受ける。ＦＳＫ送信器１３２はＣＴＳ信号を
ＲＳ２３２　インターフエイスへ供給ｆる。

ＦＳＫ送信器１３２の出力端子１４２はＦＳＫチャネル
フィルタ１３４へ供給される。ＦＳＫチャネルフィルタ
１３４の出力端子２１は加算点２２へ結合される。

加算点２２の出力１３７は、主ＱＡＭチャネルと第２Ｆ
ＳＫチャネルを含めた２チャネル信号を表す。

受信チャネル信号１３８はＱＡＭチャネルフィルタ１３
５へ結合される。鯛チャネルフィルタの出力３５はＱＡ
Ｍ受信器１４０へ供給される。受信チャネル信号１３８
はＦＳＫチャネルフィルタ４４へも結合されて，　ＦＳ
ＫチャネルをＱＡＭ主チャネル信号から分離させる。Ｆ
ＳＫチャネルフィルタ４４の出力４５はＦＳＫ受信器１
３６へ供給される。ＦＳＫ受信器１３６は受けたデータ
と搬送波検出信号４９．５０をＲＳ２３２　インターフ
エイスへ供給する。

本発明の好適な実施例のチャネル割当てが第７図に示さ
れている。ＱＡＭ信号は４００〜３４００Ｈｚの帯域幅
で伝送される。第２チャネルＦＳＫ信号は３００〜４０
０Ｈｚ帯に制約される。本発明の好適な実施例を用いる
と、７５ＢＰＳ　のＦＳＫ伝送のために２つの搬送周波
数は４　０Ｈｚだけ分離される。これによジ本発明を１
９．２ｋｂｐｓのＱＡＭモデムに使用できる。

本発明の好適な実施例を示すブロック図が第１図に詳し
く示されている。伝送線１０が高城フィルタ１１へ結合
される。高城フィルタ１１の出力端子１２が遅延等化器
１３へ結合される。ＴＤ１５がＦＳＫ変調器１６へ入力
として供給される。ＴＤ信号１５は、第２チャネルへ伝
送する九めの、外部信号源からのデジタル信号である。

ＦＳＫ変調器１７の出力端子１７が低域フィルタ１８へ
結合される。この低域フィルタの出力端子１９は減衰器
２０へ結合される。レベル制御信号３０が減衰器２０へ
入力される。この減衰器２０の出力端子２１は、加算点
２２において遅延等化器１３の出力１４に組合わされる
。

ＲＴＳ　−　ＣＴＳシーケンサがモデムハンドシエイク
を第２チャネルＦＳＫへ供給する。ＤＴＥが伝送するデ
ータを有することを意味するための入力としてＲＴＳは
用いられる。・ＣＴＳは、通信が設定されたこと、およ
びデータを伝送できることを指示するための出力として
用いられる。

加算点２２の出力端子２３は平滑フィルタ２４へ結合さ
れて伝送線出力２５を供給する。

オンチップ水晶発振器により発生された主時間基準をク
ロツク発生器３１は利用して、第２チャネルＦＳＫモデ
ムをクロック制御するための複数の出力３４を供給する
。水晶発振器１４には外部水晶発振子ＸＴＡＬ３２とＸ
ＴＡＬ３３が設けられる。

受信線信号４３がアンチェイリアスフィルタ４２ヘ結合
される。アンチェイリアス７イルタ４２の出力端子４１
は高域７イルタ４０と帯域フィルタ４４へ結合される。

高城フィルタ４０の出力端子３９が遅延等化器３８へ結
合される。遅延郷化器３８は出力を平滑フィルタ３６へ
供給する。この平滑フィルタは受信線出力３５を発生す
る。

帯域フィルタ４４は出力を１０ビットのアナログーデジ
タル変換器４６へ供給する。１０ビットのデジタル信号
４７がμＤＳＰ４８へ供給される。このμＤＳＰ４８は
受信ＦＳＫ信号４９と搬送波一検出信号５０を発生する
。

動作時には、第２チャネルに使用するために利用できる
帯域を構成するために、高城フィルタ１１と遅延等化器
１３が主チャネル信号中の入来エネルギーを除去する。

広帯域入力信号１０から低い周波数を除去するために高
城フィルタ１１が用いられる。しかし、このフィルタは
高周波信号の位相を変えることもできる。ＱＡＭ信号に
おいては、信号の位相がデータ情報を運ぶから、高周波
信号の位相を元の状態へ修正することが望ましい。高周
波信号の位相を元の状態へ戻すために遅延等化器１３が
用いられる。

第２チャネルを利用するために外部信号源が用いられる
と、送信要求（ＲＴＳ）信号２ＴがＲＴＳ−ｃ’ｒｓ制
御器２９へ供給される。ＲＴＳ−ＣＴＳ制御器２９は送
信クリャ（ＣＴＳ）信号２８に応答して、イネイプル信
号２６をＦＳＫ変調器１６へ出力する。

それから、第２チャネルデータがＦＳＫ変調器１６を介
して結合され、フィルタ１８において低域Ｆ波され、減
衰器２０へ結合される。レベル制御器３０の指令の下に
ＦＳＫ信号レベルを減衰器がセットする。外部制御信号
は、低域フィルタ信号へ利得を供給するためにユーザー
が外部で選択する信号である。典型的には、第２チャネ
ル信号は主チャネル信号よク６ｄＢ　低い。したがって
、ユーザーは、主チャネルＱＡＭ信号の伝送レベルに従
って第２チャネル信号の利得を調節することを望むこと
ができる。

ＦＳＫ信号２１とＱＡＭ主チャネル信号は加え合わされ
て、平滑フィルタ２４へ結合される。この平滑フィルタ
は、クロックに関連するエイリアスを減衰するためのＲ
Ｃアクティブ、低域フィルタである。

組合わされた生チャネル信号と第セチャネル信号を受け
た時に、信号４３は、入力信号の帯域を制限するために
、アンチェイリアス７イルタへ結合される。この帯域が
制限された信号４１は主チャネルとＦＳＫチャネルへ２
つの経路で結合される。

主チャネル信号はフィルタ４０において遅延等化おいて
は、信号４１は帯域Ｆ波されて１０ビットＡ／Ｄ　変換
器へ結合される。このＡ／Ｄ　費換器の出力はマイクロ
デジタル信号プロセッサ４８へ結合されて、ＦＳＫ復調
機能と信号レベル検出機能を行う。

第２チャネルの伝送状態流れ図が第８図に示されている
。スタート１４３において、スタートシ九ＦＳＫモデム
は、判定ブロック１４４において、Ｒ’ｒＳ線が高レベ
ルかどうかを調べる。ＲＴ８信号が高レベルでなければ
、モデムは待機モードに留まる。

ＲＴＳ信号が高レベルであれば、モデムはブロック１４
５においてサイレンスをターンオフし、伝送データ線１
５をマークにセットし、受信データ線４９をマークにセ
ットし、搬送波検出線５θをターンオフする。モデムは
７１．１　　ミリ秒の遅延時間の間この状態を保つ。判
定ブロック１４６において、オフからオンへの遅延が終
ったかどうかを調べる。

遅延が終らないとすると、判定ブロック１４５において
、ＲＴＳ信号がターンオフされたかどうかをモデムは調
べる。ＲＴＳ信号がターンオフされていないとすると、
モデムはブロック１４５へ戻る。ＲＴＳ信号がターンオ
フされたとすると、モデムはブロック１５４においてサ
イレントモードヘ戻り、それの待機状態へ戻る。

オフからオンへの遅延が終ると、モデムはブロック１４
１においてＣＴＳ信号２８をターンオンする。

それからモデムはブロック１４８においてデータの送信
を開始する。伝送中に、判定ブロック１４９において、
ＲＴＳ信号がターンオフされ九かどうかをモデムは調べ
る。ＲＴＳ信号がターンオフされなかつ九とすると、モ
デムは送信を開始する。ＲＴＳ信号がターンオフされた
とする送信データ信号１１５が無視され、ブロック１５
０においてサイレン／（　カターソオンされる。０．６
ミリ秒のオンからオフへの遅延が実現され、判定ブロッ
ク１５１においてこの遅延が調べられる。遅延が終らな
いとすると、モデム社単に待機する。遅延が終っ之とす
ると、モデムはブロック１５２においてｃ’ｒｓ信号を
ターンオフし、搬送波検出信号を解放し、それの待機状
態へ戻る。

本発明のマイクロデジタル信号が第２図に示されている
。このμＤＳＰはパイプライン・ビットスライス・アー
今テクチャで構成され、種々のシステム応用に対して容
易に編集でき、または強めることができる。第２図を参
照して、リセット信号５１により制御されるプログラム
カウンタ５２が８ビットのプログラムカウント５３を萌
記憶装置−５４へ出力する。ＲＯＭ５４の出力端子５５
は制御器５６へ結合される。この制御器は複数の出力５
１〜６１をμＤＳＰの算術素子へ供給する。本発明の好
適な実施例においては、出力５Ｔは５ビット出力であっ
て、ＲＡＭ７８へ結合される。このＲＡＭは１０ビッ｝
ＡＤＣ４６（第１図）のデジタル出力４７ｔ−受ける。

ＲＡＭ７　８　は出力６７をリミッタ６３へ供給する。

制御ブロック５６は１ビット制御信号５８をリミッタ６
３へ供給する。このリミッタ６３は出力６４をシフタ６
５へ供給する。制御ブロック５６は５ビット制御信号５
９をシフタ６５へ供給する。５ビットのうちの１ビット
がシフトの向き、すなわち、ＭＳＢま九はＬＳＢへの向
きを制御する。残りの４ビットはθ〜１５のシフト場所
の数を制御する。

シフタ６５の出力６５が算術論理装置（ＡＬＵ）６７へ
１つの入力として供給される。制御ブロック５６は４ビ
ットの制御コード６０をＡＬＵ７６へ供給する。ＡＬＵ
７６　の出力端子６８は累算器６９へ結合され゛る。と
の累算器の出力端子７０はＡＬＵ６７の他の入力端子と
飽和論理装置７２へ結合される。この飽和論理装置の出
力端子７３はＲＡＭ７８の入力端子へ結合される。

累算器６９の「Ｓ」出力端子（符号出力端子）７１はＤ
形スリップフロンプγ４，Ｔ５の入力端子へ結合される
。累算器６９の正出力はＦＳＫスキームにおけるマーク
を表し、負符号はスペースを表す。

制御ブロック５６はクロンク信号７６．７７を７リップ
フロップ７４．７５へそれぞれ供給する。

クリップ７ロンプγ４は受けたデータ信号４９を供給し
、フリップ７ロンプ７５は搬送波検出信号５０を供給す
る。

本発明の好適な実施例においては、ＲＯＭ３２　の１７
６＋［Ｆ、ＲＡＭの３２語、リミッタ、バレルシフタ、
１８ビッ｝　ＡＬＵ　，累算器および飽和ロジックで回
帰デジタル戸波のなめにμＤＳＰが最適にされる。

乗数の符号付き数字表現中の非ゼロピットの数に応じて
、何回かの桁送りおよび加算により乗算が行われる。μ
ＤＳＰにより求められる小さいチップ面積と、小さいス
イッチングノイズと、高速とを達成するためにドミノ論
理が広範囲に用いられる。

各乗数係数の信号一数字表現中の非ゼロビソトを２個以
下にするために、各乗数係数が最適にされる。この技術
によジ、μＤＳＰはＦＳＫ受信器において１７極の沖波
を効果的に行う。デジタルフィルタが低い感度のＬＤＩ
はしご構造で実現されて、フィルタの周波数応答に対す
る乗数係数量子化の影響を最小にする。第４種の長円帯
域はしご形フィルタの通過帯域においてプラスマイナス
０．０　２　ｄ　Ｂより小さい誤差が達成される。

装置に含まれている主なアナログ素子は第７種の長円高
域はしご形フィルタであって、１２種の遅延等化器を有
する。高城フィルタはＦＳＫ信号を３０ｄＢ以上抑制す
る。６パイカンドで実現された遅延等化器は、高城フィ
ルタに対して０．６ｋＨｚから３．４ｋＨｚまでプラス
マイナス１００マイクロ秒以内に群遅延応答を等しくす
る。

第１図のＦＳＫ変調器１６が第３図に詳しく示されてい
る。本発明の好適な実施例の周波数とボー速度において
、非対称ＦＳＫハルスを発生できる。

すなわち、スペースがマークより長いようにスペースを
拡げることができる。したがって、パルスの立上ジ縁部
と立下ク縁部を一様にし、スペースを縮め、マークを拡
くするために，　ＦＳＫパルス１５が前置補償回路７９
へ結合される。この結果として受信器に対するマーク／
スペース　デューテイサイクルが等しくなる。前置補償
器７９の出力端子８０が、クロツク信号９０とともにＰ
ＬＡカウンタ８１へ結合される。ＰＬＡカウンタ８１は
ストロープ信号８２を復号論理８４へ供給する。この復
号論理８４からリセット信号８３がＰＬＡカウンタ８１
へ供給される。

復号論理８４はプラス信号８５と、ゼロ信号８６と、マ
イナス信号８７とを変調器８Ｂへ供給する。

電圧ＶＤＤが抵抗Ｒｌ．とＲ２を介して接地され、それ
らの抵抗Ｒ１とＲ２の間の接続点８９が変調器８８へ結
合される。変調器８８はＦＳＫトーン出力１７を７極低
域フィルタ１８へ供給する。信号Ｐ１とＰ２が低域フィ
ルタ１８を制御する。低域フィルタ１８の出力１９が制
御信号３０とともに減衰器２０へ供給される。この減衰
器２０の出力２１は加算点２２（第１図）へ供給される
。

ＦＳＫ変調器の種々の信号のためのタイミング信号第３
ａ図に示されている。ストローブ信号８２はトーン周波
数の約１２倍である。

前置補償回路７９が第６ａ図に詳しく示されている。Ｆ
ＳＫデータ１５が入力としてＤ形フリンプ７ｏッフ１１
９へ供給される。このフリンブ７ロップ１１９の出力１
２０はＲＳフリップフロンプ１２１のセット入力端子へ
供給されるとともに、１つの入力としてオアゲート１２
４へ結合される。このオアゲートの出力端子１３０はカ
ウンタ１２５のリセット入力端子へ結合される。このカ
ウンタ１２５は、本発明の好適な実施例においては、５
ビントヵウンタである。７．２ｋＨｚ　のクロック信号
がカウンタ１２５と７リップ７ロップ１１９のクロック
制御を行う。

カウンタ１２５ノ出力端子１２６が終了カウント論理１
２７へ結合される。この論理１２７は終了信号１２８ｉ
Ｄ形フリップ７ロップ１２９へ供給する。このフリップ
７ロツプ１２９はクロック信号１２２にょククロンク制
御される。フリップ７ロップ１２９の出力端子１２３は
オアゲート１２４の他の入力端子と、フリップフロツプ
１２１のリセット入力端子とに結合される。フリップフ
ロップ１２１は補償され之出力８０を供給する。

動作時には，　Ｆ８ＫデータはＤ形クリップフロッフ１
１９に同期させられる。このフリップ７ロップは７．２
ｋＨｚ　でクロック制御される。同期されたデータ１２
０はＲＳ　７リップ７ロップ１２１０セット入力端子へ
供給される。カウンタ１２５も７．２　ｋ　Ｈ　ｚ　で
クロック制御され、同期されるデータ１２０がマーク（
ｒｌＪ）であるか、カランタが予め選択された終了カウ
ントに達した時には、カウンタ１２５は常にリセットす
る。後の場合には、クリップフロツプ１２１はスペース
（ｒＯＪ）にリセットされる。この技術によク、マーク
信号は予め定められた時間だけ引き延ばされ、スペース
は同じ時間だけ短くされる。

次に第６ｂ図を参照して、補償されていない送信データ
信号１５はマークとスペースに対して等しいデューテイ
サイクルを有する。本発明の好適カ実施例においては、
マークの長さは１３，３　ミリ秒である。前置補償回路
の後では、出力８０のマークの長さは約１７．３　　ミ
ｌＪ秒で、スペースの長さは９．３ミｌＪ秒である。本
発明の次のＦ波の性質は、スペースが長くされ、マーク
が短くされるようなものである。しかし、前置補償して
マークを長くすることによジ、最終結果として、受信チ
ャネルのマークとスペースに対するデューテイサイクル
は等しくなる。

マイクロデジタル信号プロセッサにより実現され７’ｈ
　ＦＳＫ復調器を示す機能ブロック図が第４図に示され
ている。この復調器は破線９２によって全体的に示され
ている。アンチェイリアスフィルタを通った受信信号４
１は帯域フィルタ４４へ供給されて、ＦＳＫ第２チャネ
ルの帯域を制限する。フィルタ４４の出力４５はアナロ
グーデジタル変換器４６によｐデジタル信号へ変換され
る。このデジタル署号４７は復調器９２へ供給される。

μＤＳＰは帯域フィルタ９３を実現する。この帯域フィ
ルタは、好適な＊施例においては、４極フィルタである
。このフィルタ９３の出力９４はデータ検出チャネルと
搬送検出チャネルへ供給される。データ検出チャネルに
おいては、信号９３はリミッタ９５へ供給される。この
リミクタは信号をグラスマイナス・７ルスケール信号へ
変換する。

このフルスケール信号は、マークを検出する九めに帯域
フィルタ９８へ供給され、スペースを検出するために帯
域フィルタ９９へ供給される。エネルギーをＤＣ値へ変
換するために、フィルタ郭の出力１０５は包絡線検出器
１０７へ結合される。この包絡線検出器の出力はマーク
エネルギーを表す。

スペースエネルギーをＤＣ値に変換するために、フィル
タ９９の出力は包絡線検出器１０８へ結合される。仁の
包絡線検出器１０８の出力端子１１０は包絡線検出器１
０７の出力端子１０９とともに加算点１１１へ結合され
る。よク大きい正のエネルギーが存在するならば、出力
線１１２においてマークが検出される。より大きい負の
エネルギーが存在するならば、出力線１１２においてス
ペースが検出される。

出力線１１２は、搬送波のエネルギーによりひき起され
九ノイズを平滑にするために３極帯域フィルタ１１３へ
結合される。このフィルタ１１３の出力は比較器１１６
へ結合され、その比較器に｝いて、マークとスペースの
いずれが検出されたかを判定するために、小さいヒステ
リシスを有するしきい値（典型的にはゼａ）と比較され
る。

フィルタ９３の出力端子９４は、搬送波の検出を判定す
るために、第２の経路へも結合される。

検出時間を短くする九めに利得段９６の出力１ｏｏが帯
域フィルタ１１７へ結合される。この帯域７イルタ１１
７の出力１１８は、搬送波検出エネルギーをＤＣ値へ変
換するために、包絡線検出器１０１へ結合される。その
ＤＣ値１０２は３極低域フィルタ１５４を介して比較器
１θ４へ結合され、その比較器においてそのＤＣ値は、
ヒステリシスが２ｄＢ　であるしきい値レペル１０３と
比較される。そのエネルギーがしきい値レベル１０３を
超えたとすると、搬送波検出信号が出力端子５０へ供給
される。

第４図のフィルタ９３が第５図に詳しく示されている。

このフィルタは４極フィルタであって、第５図はＸｉ　
，Ｘ２　，Ｘ３　，Ｘ４　　における４状態変数と出力
状態Ｙ（ｎ）に対する状態計算を示す。非ゼロビットの
最大数が３であるようにフィルタ係数が実現される。こ
れにより、簡単な桁送ジー加算演算によってフィルタｆ
ｔ実現でき、それにょりμＤＳＰのプログラミングを簡
単にするとともに、精密なＦ波性能を供給できる。係数
Ｍ。−Ｍ１０は、各係数に関連する非ゼロピットの数を
示すかっこ内の数を含む。実際の係数は次の通りである
。

ＭＯ＝２−” Ｍ１＝２　　　−２　　　＋２ −４　　　　−７　　　　−Ｉｌｌ Ｍ２＝２　　　＋２　　　＋２ Ｍ３＝２　　　＋２　　　＋２ Ｍ４＝２　　　＋２　　　−２ −４　　　　−Ｓ　　　　−７ Ｍ５＝２　　　＋２　　　＋２ Ｍ６＝２　　　−２　　　−２ Ｍ７＝２　　＋２　　−２ Ｍ８＝２−” Ｍ９＝２” Ｍ１０＝２　　　＋２　　　＋２ 第５図は、次の状態、フィルタの各極における（ｎ＋１
）に対する解と、次の出力値Ｙ（ｎ＋ｌ）の計算とを示
す下記の式によク数学的に記述される。

ＸＩ　（ｎ＋１）＝Ｘ１（ｎ）＋Ｍ１　｛Ｘ２（ｎ＋１
　）＋ＭＯ”Ｕ（ｎ）−ＭＢ　［Ｘ１　（　ｎ　）＋Ｍ
２”Ｘ３　（　ｎ　））　｝Ｘ２（　ｎ＋１　）−Ｘ２
（　ｎ　）＋Ｍ３　（ＭＩ　Ｏ”Ｘ３（　ｎ　）一ＣＸ
Ｉ　（　ｎ　）＋Ｍ２”Ｘ３　（ｎ））｝Ｘ３（ｎ＋１
）−Ｘ３（ｎ）＋Ｍ４（Ｘ２（ｎ＋１　）＋ＭＯ”Ｕ（
ｎ）−Ｍ８（ＸＩ（ｎ）＋Ｍ２”Ｘ３（ｎ）））−Ｆｉ
’ｌ５（Ｍ９”Ｘ２（ｎ＋１）＋（Ｘ４（　ｎ＋ｌ　）
＋Ｍ７°ｘ３（ｎ）））Ｘ４（ｎ＋１）−Ｘ４（ｎ）＋
Ｍ６”Ｘ３（ｎ）Ｙ（ｎ＋１　）＝Ｘ３（ｎ＋１　） Ｕ（ｎ）信号と係数ＭＱの積が加算点Ｅ１へ供給される
。加算点Ｅ１の出力端子は加算点Ｅ２へ結合される。こ
の加算点Ｅ２の出力に係数Ｍ１が乗ぜられ、それの積が
加算点Ｅ４へ供給される。加算点Ｅ２の出力へは係数Ｍ
４も乗ぜられ、その積が加算点Ｍ９へ供給される。

加算点Ｅ４の出力は遅延器Ｄｌヲ介して結合されて値Ｘ
１を生ずる。この値Ｘ１は帰還ループを介して加算点Ｅ
４へ結合され、かつ加算点Ｅ５へ結合される。

加算点Ｅ５の出力に係数Ｍ８が乗ぜられ、それの積が加
算点Ｅ１へ供給される。加算点Ｅ５の出力は加算点Ｅ６
へ入力としても供給される。この加算点Ｅ６の出力へ係
数Ｍ３が乗ぜられ、それの積が加算点Ｅ７へ入力として
供給される。この加算点Ｅ７の出力は遅延器Ｄ２と帰還
ループを介して加算点Ｅ７の他の入力端子へ結合−され
る。この値は前記Ｘ２値である。加算点Ｅ７の出力は回
路点Ｎ２において加算点Ｅ２へも結合され、係数Ｍ９が
乗ぜられる。それの積は加算点Ｅ８へ入力として供給さ
れる。加算点Ｅ８の出力へ係数Ｍ５が乗ぜられ、それの
積が加算点Ｅ９へ供給される。加算点Ｅ９の出力端子は
加算点ＥＩＯへ結合される。

加算点ＥＩＯの出力端子は遅延器Ｄ３と帰還ループを介
して加算点ＥＩＯへ帰還される。遅延器Ｄ３の出力は値
Ｘ３である。この値Ｘ３へ係数Ｍ２が乗ぜられ、それの
積が加算点Ｅ５へ供給される。

値Ｘ３へは係数ＭＩＯも乗ぜられ、それの積が加算点Ｅ
６へ供給される。

出力Ｙ（ｎ）に等しい値Ｘ３（ｎ）へ係数Ｍ６が乗ぜら
れ、それの積が加算点Ｅｌｌへ供給される。加算点Ｅｌ
ｌの出力は加算点Ｅ１２へ結合され、かつ遅延器Ｄ４ヲ
介して回路点Ｅｌｆへ帰還される。この値はＸ４値であ
る。出力Ｙ（ｎ）へは係数Ｍ７が乗ぜられ、それの積が
加算点Ｅ１２へ供給される。

最大で３個の非ゼロビントヲ含む係数を有するフィルタ
を実現することにより、乗算を行うのに桁送ジと加算を
用いることができるから、−本発明のデジタル信号処理
が簡単となり、必要とするコード線の数が減少する。

以上、第２チャネルＦＳＫモデムについて説明し念。

【図面の簡単な説明】

第１図は本発明の第２チャネルＦＳＫモデムのブロック
図、第２図は本発明のマイクロデジタル信号プロセッサ
のブロック図、第３図は本発明のＦＳＫ変調器のブロッ
ク図、第３ａ図は゛信号の波形図、第４図は本発明のＦ
ＳＫ復調器のブロック図、第５図は本発明のフィルタの
状態図、第６ａ図は本発明の前置補償回路の回路図、第
６ｂ図は前置補償の前と後におけるＦＳＫデータ信号の
タイミング図、第７図は本発明のＱＡＭチャネルとＦＳ
Ｋチャネルの割当を示し、第８図は本発明の動作を示す
流れ図、第９図は本発明のブロック図である。 １１．４０・・・・高城フィルタ、１　３．　３８・・
・・遅延等化器、１６・・・・ＦＳＫ変調器、１８・・
・・低域フィルタ、２０・　・・減衰器、２４．３６・
・・・平滑フィルタ、２６・・・　・ＲＴＳ−ＣＴＳ制
御器、３１・・・・クロック発生器、４２・・・・アン
チェイリアスフィルタ、４８・・・・マイクロデジタル
信号プロセッサ、４６・・・・Ａ／Ｄ変換器、４４・・
・・帯域フィルタ。

Claims (3)

【特許請求の範囲】
1. （１）第１の入力信号を伝送するための第１のチャネル
   を形成するために前記第１の入力信号へ結合され、第１
   の出力信号を供給する第１のフィルタ手段と、 第２の入力信号を伝送するための第２のチャネルを形成
   するために前記第２の入力信号へ結合され、前記第２の
   入力信号を第２の出力信号へ変換する変調手段と、 前記第１のフィルタ手段と前記変調手段へ結合され、前
   記第１の出力信号と前記第２の出力信号を組合わせ、２
   つのチャネル信号を供給する組合わせ手段と、 を備えることを特徴とする第２チャネルモデム。
2. （２）第１の入力信号を伝送するための第１のチャネル
   を形成するために第１の入力信号へ結合され、第１の出
   力信号を供給する第１のフィルタ手段と、 前記第１の出力信号へ結合され、第１チャネル信号を供
   給する等化手段と、 第２の入力信号を伝送するための第２のチャネルを形成
   するために第２の入力信号へ結合され、第２の出力信号
   を供給する変調手段と、 前記第２の出力信号へ結合され、前記第２の出力信号の
   振幅を制御し、第２のチャネル信号を供給するレベル制
   御手段と、 前記等価手段と前記レベル制御手段へ結合され、前記第
   １のチャネル信号と前記第２のチャネル信号を組合わせ
   て２つのチャネル信号を供給する組合わせ手段と、 前記第１のチャネル信号を回復するための第２のフィル
   タ手段と、前記第２のチャネル信号を回復するための第
   ３のフィルタ手段とを含み、２つのチャネル信号を受け
   る受信手段と、 前記第３のフィルタ手段へ結合され、前記第２のチャネ
   ル信号を受信される信号へ変換する復調手段と、 を備えることを特徴とする第２チャネルモデム。
3. （３）入力ＱＡＭ信号へ結合され、第１のチャネルを形
   成して、第１の出力信号を供給する第１のフィルタ手段
   と、 この第１のフィルタ手段へ結合され、前記第１の出力信
   号の位相を修正し、第１のチャネル信号を供給する遅延
   等化手段と、 デジタル入力信号をＦＳＫ信号へ変換する変調手段と、 前記ＦＳＫ信号へ結合され、第２のチャネルを形成し、
   第２の出力信号を供給する第２のフィルタ手段と、 前記第２の出力信号へ結合され、前記第２の出力信号の
   振幅レベルを制御し、第２のチャネル信号を供給する利
   得制御手段と、 前記第１のチャネル信号と前記第２のチャネル信号へ結
   合され、前記第１のチャネル信号と前記第２のチャネル
   信号を組合わせて、２つのチャネル出力信号を供給する
   加算手段と、 前記第１のチャネル信号を分離する第３のフィルタ手段
   と、前記第２のチャネル信号を分離するための第４のフ
   ィルタ手段とを有し、２つのチャネル出力信号へ結合さ
   れる受信手段と、 前記第２のチャネル信号へ結合され、前記第２のチャネ
   ル信号を受けられる信号とキャリヤ検出信号へ変換する
   復調手段と、 を備えることを特徴とする第２チャネルＦＳＫモデム。